JP3693516B2

JP3693516B2 - Spread spectrum communication equipment

Info

Publication number: JP3693516B2
Application number: JP6222899A
Authority: JP
Inventors: 武志橋本; 勝夫小野崎; 伸洋田崎; 吉孝内田
Original assignee: Clarion Co Ltd
Current assignee: Faurecia Clarion Electronics Co Ltd
Priority date: 1999-03-09
Filing date: 1999-03-09
Publication date: 2005-09-07
Anticipated expiration: 2019-03-09
Also published as: JP2000261352A

Description

【０００１】
【発明の属する技術分野】
本発明は、拡散符号を送受信するスペクトル拡散通信機に関する。
【０００２】
【従来の技術】
一般に、送信側では、情報信号を情報とは無関係な符号を用いて情報の伝達に必要な周波数帯域よりも広い周波数帯域に拡散し、受信側では、拡散に用いた符号の複製を使ってスペクトルの逆拡散を行うことにより情報信号を復元するスペクトル拡散（ＳＳ）通信方式が知られている。従来の構成では、変調方式にＤＢＰＳＫまたはＤＱＰＳＫが採用されている。
【０００３】
このＳＳ通信方式は、他へ干渉を与えることが少なく、他からの干渉に強く、伝送路でのマルチパスフェージングに強い等の利点を有する。
【０００４】
このＳＳ通信において、上記情報を正しく復元するためには、必要なタイミング情報を受信信号から抽出し（同期捕捉）、さらにそのタイミング情報を保持（同期保持）することが必要不可欠である。
【０００５】
この同期捕捉および同期保持において、従来では、信号と雑音の識別にスレッショルドを設定している（信学技報、ＳＳＴ９５−７７、１９９５−１０、「省電力型ＳＳ通信用ＬＳＩの開発」、ローム株式会社）。
【０００６】
【発明が解決しようとする課題】
しかしながら、前述したように、信号と雑音の識別にスレッショルドを設定した場合、このスレッショルド値は拡散符号長に依存し、この拡散符号長が短くなったときには、プロセスゲインが小さくなるため、スレッショルド値を高く設定しなければならない。このスレッショルド値を高く設定した場合、低Ｃ／Ｎ時、マルチパス環境下での信号の検出およびデータ復調が困難となり、受信性能が大幅に劣化するという問題がある。また、同一周波数チャンネルに他からの干渉が存在する場合、上記と同様に信号と干渉信号の識別が困難なため、受信性能が大幅に劣化するという問題がある。
【０００７】
また、近年のコンシューマ通信では高速情報伝送が要求されるが、従来の構成では、変復調方式において、ＤＢＰＳＫとＤＱＰＳＫのみの対応であるため、１シンボル（符号１周期）あたりの情報ビット数が１〜２ビットとなり、高速情報伝送が図れないという問題がある。
【０００８】
そこで、本発明の目的は、上述した従来の技術が有する課題を解消し、情報の伝送速度の高速化と、耐マルチパスフェージングの両立を可能にしたスペクトル拡散通信機を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１記載の発明は、多重化された拡散変調出力を受信して同期捕捉する受信機を備えたスペクトル拡散通信機において、この受信機は、相関器、遅延検波器およびパターンマッチング部を有し、さらに、ピーク値とそのピーク位置を検出するピーク検出部を少なくとも２系統有し、前記相関器の出力に基づいて、前記遅延検波器で検波を行うとともに、前記ピーク検出部は、生成された符号半周期ずれた２つの検出ウィンドウを用いて２系統のピーク値およびピーク位置検出を行って非同期でデータ復調を行い、得られた復調データを前記パターンマッチング部によりパターンマッチングすることにより同期捕捉することを特徴とするものである。
【００１２】
請求項２記載の発明は、多重化された拡散符号を受信して同期捕捉する受信機を備えたスペクトル拡散通信機において、この受信機は、相関器、遅延検波器およびパターンマッチング部を有し、さらに、ピーク値とそのピーク位置を検出するピーク検出部および多数決判定部を少なくとも２系統有し、前記相関器の出力に基づいて、前記遅延検波器で検波を行うとともに、前記ピーク検出部は、生成された符号半周期ずれた２つの検出ウィンドウを用いて２系統のピーク値およびピーク位置検出を行って非同期でデータ復調を行い、この復調データを前記パターンマッチング部によりパターンマッチングし、前記多数決判定部が多数決判定により同期捕捉することを特徴とするものである。
【００１３】
請求項３記載の発明は、請求項２記載のものにおいて、前記多数決判定部は、ピーク検出部で検出されたピーク値の内でレベルの高いピーク値、およびピーク位置の内で頻度の高いピーク位置を多数決により決定し、この決定されたピーク値およびピーク位置に基づいて同期捕捉することを特徴とするものである。
【００１４】
請求項４記載の発明は、請求項３記載のものにおいて、前記レベルの高いピーク値および前記頻度の高いピーク位置を用いて同期保持することを特徴とするものである。
【００１５】
請求項５記載の発明は、拡散変調出力を多重化して送信する送信機および多重化された拡散変調出力を受信して同期捕捉する受信機を備えたスペクトル拡散通信機において、前記送信機は、少なくとも２系統の差動符号化部、拡散変調部およびチップインターリーバ部と、各一つの拡散符号生成部および遅延部と、を有し、各前記差動符号化部は、入力されたデータを変調して対応する前記拡散変調部に出力し、前記拡散符号生成部は、前記拡散符号としてバーカー符号を生成して前記拡散変調部に出力し、一方の前記拡散変調部は、入力された前記バーカー符号に基づいて入力された変調データを拡散変調して双方のチップインターリーバ部に出力し、他方の前記拡散変調部は、入力された前記バーカー符号に基づいて入力された変調データを拡散変調して前記遅延部に出力し、前記遅延部は、拡散変調された前記変調データを遅延させて双方のチップインターリーバ部に出力し、一方の前記チップインターリーバ部は、対応する拡散変調部から出力される同相成分をハーフチップ化し、前記遅延部から出力される遅延された同相成分をハーフチップ化してそれぞれをインターリーブして拡散変調出力を多重化し、他方の前記チップインターリーバ部は、一方の拡散変調部から出力される直交成分をハーフチップ化し、前記遅延部から出力される遅延された直交成分をハーフチップ化し、それぞれをインターリーブして拡散変調出力を多重化し、前記受信機は、相関器、遅延検波器およびパターンマッチング部を有し、さらに、ピーク値とそのピーク位置を検出するピーク検出部を少なくとも２系統有し、前記相関器の出力に基づいて、前記遅延検波器で検波を行うとともに、前記ピーク検出部は、生成された符号半周期ずれた２つの検出ウィンドウを用いて２系統のピーク値およびピーク位置検出を行って非同期でデータ復調を行い、得られた復調データを前記パターンマッチング部によりパターンマッチングすることにより同期捕捉する、ことを特徴とするものである。
【００１６】
請求項６記載の発明は、拡散変調出力を多重化して送信する送信機および多重化された拡散変調出力を受信して同期捕捉する受信機を備えたスペクトル拡散通信機において、前記送信機は、少なくとも２系統の差動符号化部、拡散変調部およびチップインターリーバ部と、各一つの拡散符号生成部および遅延部と、を有し、各前記差動符号化部は、入力されたデータを変調して対応する前記拡散変調部に出力し、前記拡散符号生成部は、前記拡散符号としてバーカー符号を生成して前記拡散変調部に出力し、一方の前記拡散変調部は、入力された前記バーカー符号に基づいて入力された変調データを拡散変調して双方のチップインターリーバ部に出力し、他方の前記拡散変調部は、入力された前記バーカー符号に基づいて入力された変調データを拡散変調して前記遅延部に出力し、前記遅延部は、拡散変調された前記変調データを遅延させて双方のチップインターリーバ部に出力し、一方の前記チップインターリーバ部は、対応する拡散変調部から出力される同相成分をハーフチップ化し、前記遅延部から出力される遅延された同相成分をハーフチップ化してそれぞれをインターリーブして拡散変調出力を多重化し、他方の前記チップインターリーバ部は、一方の拡散変調部から出力される直交成分をハーフチップ化し、前記遅延部から出力される遅延された直交成分をハーフチップ化し、それぞれをインターリーブして拡散変調出力を多重化し、前記受信機は、相関器、遅延検波器およびパターンマッチング部を有し、さらに、ピーク値とそのピーク位置を検出するピーク検出部および多数決判定部を少なくとも２系統有し、前記相関器の出力に基づいて、前記遅延検波器で検波を行うとともに、前記ピーク検出部は、生成された符号半周期ずれた２つの検出ウィンドウを用いて２系統のピーク値およびピーク位置検出を行って非同期でデータ復調を行い、この復調データを前記パターンマッチング部によりパターンマッチングし、前記多数決判定部が多数決判定により同期捕捉する、ことを特徴とするものである。
【００２０】
【発明の実施の形態】
以下、本発明の一実施形態を説明する。
【００２１】
図１は、送信機１の構成を示している。この送信機１では２系統のＤＱＰＳＫ変調（差動符号化）および拡散変調器を有し、一方を符号半周期遅延させて合成して、情報伝送速度の高速化を図っている。この場合において、情報データの変調方式はパラレル・ＤＱＰＳＫモードであり、このモードは符号１周期あたり４ｂｉｔのデータを送信するパラレル伝送方式である。
【００２２】
以下、構成を詳述すると、この送信機１は、シリアル／パラレル変換部３を備えている。このシリアル／パラレル変換部３は、図２に示すような、パケット化されたデータのシリアル／パラレル変換を行う。
【００２３】
このデータは、受信側における高周波系のゲインコントロール用のデータ（ＡＧＣ）、同期捕捉用のデータ（パターンマッチング：Ｐａｔｔｅｒｎｍａｔｃｈｉｎｇ）、信号の開始点検出用のデータ（フレーム同期：Ｆｒａｍｅｓｙｎｃ）、情報データ（Ｄａｔａ）で構成される。
【００２４】
ＡＧＣおよびパターンマッチングの変調方式はＤＢＰＳＫまたはＤＱＰＳＫで行われ、フレーム同期および情報データの変調方式はＤＢＰＳＫ、ＤＱＰＳＫまたは、パラレル・ＤＱＰＳＫで行われる。
【００２５】
シリアル／パラレル変換部３によりシリアル／パラレル変換されたデータは、２系統に区別された差動符号化部５Ａおよび差動符号化部５Ｂに送られ、ここでそれぞれＤＱＰＳＫ変調される。このＤＱＰＳＫ変調されたデータは、拡散変調部７Ａおよび拡散変調部７Ｂに送られ、ここでバーカー符号生成部８からの１１チップ・バーカー符号により拡散変調される。拡散変調部７Ｂの出力は遅延部９により遅延がかけられる。
【００２６】
この実施形態では、送信側情報多重化手段として、チップインターリーバ部１１Ａ、１１Ｂを備えている。
【００２７】
拡散変調部７Ａからの出力をＩａ（同相成分）、Ｑａ（直交成分）として、遅延がかけられた拡散変調部７Ｂからの出力をＩｂ（同相成分）、Ｑｂ（直交成分）とすると、Ｉａ、Ｉｂはチップインターリーバ部１１Ａに送られ、Ｑａ、Ｑｂはチップインターリーバ部１１Ｂに送られる。
【００２８】
一方のチップインターリーバ部１１Ａは、図３ａに示すような、拡散変調部７Ａからの出力Ｉａの符号１周期分を、図３ｂに示すように、ハーフチップ化する一方で、図３ｅに示すような、遅延部９からの出力Ｉｂの符号１周期分を、図３ｄに示すように、ハーフチップ化し、それぞれを図３ｃに示すように、インターリーブする。また、他方のチップインターリーバ部１１Ｂは、同様にＱａ、Ｑｂをハーフチップ化して、それぞれをインターリーブする。
【００２９】
この実施形態では、振幅加算せずに拡散符号を多重化できるため、Ｄ／Ａ変換器等が不要になり、回路の簡略化を達成することができる。
【００３０】
ローパスフィルタ部１３Ａ、１３Ｂは、図３に示すチップ間隔Ｔの逆数程度の帯域幅を有する信号を通過させるフィルタであり、このローパスフィルタ部１３Ａ、１３Ｂを通過した信号は、直交変調された後に、高周波部１５において高周波変調されて、送信信号Ｔｘとして出力される。
【００３１】
この実施形態では、変調方式にパラレル・ＤＱＰＳＫを用いているので、情報伝送速度の高速化を達成することができる。
【００３２】
また、変調方式をパラレル・ＤＱＰＳＫ以外の、ＤＢＰＳＫ、ＤＱＰＳＫに変更することができる。変調方式がＤＢＰＳＫ時においては、拡散変調部７Ａからの出力Ｉａのみを用いることにし、チップインターリーブは行わない。また、ＤＱＰＳＫ時においては、拡散変調部７Ａからの出力Ｉａ、Ｑａのみを用い、チップインターリーブは行わない。
【００３３】
このように、変調方式をＤＢＰＳＫ、ＤＱＰＳＫ、パラレル・ＤＱＰＳＫと変更することにより、情報信号の多重化数を可変（１ｂｉｔ〜４ｂｉｔ／符号１周期）し、可変伝送レートを実現できる。
【００３４】
図４は、送信側の別の実施形態を示している。
【００３５】
この実施形態では、送信側情報多重化手段としてモデファイド・バーカー符号（以下、Ｍ・バーカー符号という。）が用いられている。このＭ・バーカー符号は１１チップ・バーカー符号に１チップを付加した符号であり、このＭ・バーカー符号を用いたパラレル伝送が行われる。このＭ・バーカー符号は、半周期の位置において互いに直交するために、多重化による干渉がない。
【００３６】
シリアル／パラレル変換部２３によりシリアル／パラレル変換されたデータは、２系統に区別された差動符号化部２５Ａおよび差動符号化部２５Ｂに送られ、ここでそれぞれＤＱＰＳＫ変調される。このＤＱＰＳＫ変調されたデータは、拡散変調部２７Ａおよび拡散変調部２７Ｂに送られ、Ｍ・バーカー符号生成部２８からのＭ・バーカー符号により拡散変調される。拡散変調部２７Ｂの出力は遅延部２９により遅延がかけられる。
【００３７】
この実施形態では、送信側情報多重化手段として、Ｍ・バーカー符号生成部２８および合成部３１Ａ、３１Ｂを備えている。
【００３８】
このＭ・バーカー符号生成部２８は、図５ａに示すような、１１チップ・バーカー符号において、挿入位置Ａ、Ｂ、Ｃに１チップを挿入するとして、それぞれ図５ｂ、ｃ、ｄに示すような、Ｍ・バーカー符号Ａ、Ｂ、Ｃを生成し、このＭ・バーカー符号Ａ、Ｂ、Ｃを出力する。
【００３９】
この実施形態では、チップインターリーバを用いない通常の振幅加算が行われるため、合成部３１Ａ、３１Ｂからの出力Ｉ、Ｑは、Ｄ／Ａ変換器３３Ａ、３３Ｂで変換された後に、ローパスフィルタ部３５Ａ、３５Ｂに出力される。ローパスフィルタ部３５Ａ、３５Ｂは、チップ間隔Ｔの逆数程度の帯域幅を有する信号を通過させるフィルタであり、このローパスフィルタ部３５Ａ、３５Ｂを通過した信号は、直交変調された後に、高周波部３７において高周波変調されて、送信信号Ｔｘとして出力される。
【００４０】
図６は多重化前の相関値を示し、図７は多重化後の相関値を示す。多重化前においては、符号半周期においてサイドローブが０となっており、このため多重化しても符号間の干渉は発生しない。
【００４１】
この実施形態では、変調方式にパラレル・ＤＱＰＳＫを用いているので、情報伝送速度の高速化を達成することができる。
【００４２】
また、変調方式をパラレル・ＤＱＰＳＫ以外の、ＤＢＰＳＫ、ＤＱＰＳＫに変更することができる。変調方式がＤＢＰＳＫ時においては、拡散変調部２７Ａからの出力Ｉａのみを用いることにし、チップインターリーブは行わない。また、ＤＱＰＳＫ時においては、拡散変調部２７Ａからの出力Ｉａ、Ｑａのみを用い、チップインターリーブは行わない。
【００４３】
このように、変調方式をＤＢＰＳＫ、ＤＱＰＳＫ、パラレル・ＤＱＰＳＫと変更することにより、情報信号の多重化数を可変（１ｂｉｔ〜４ｂｉｔ／符号１周期）し、可変伝送レートを実現できる。
【００４４】
つぎに、図８は、受信機４１の構成を示している。
【００４５】
この実施形態では、相関器出力において、遅延検波器と２系統のピーク値およびピーク位置検出により、非同期でデータ復調を行い、復調データのパターンマッチングによる信号検出（同期捕捉）を行い、さらにピーク位置検出の信頼性を向上させるため、多数決判定を行うものである。
【００４６】
また、データ復調においては、上記ピーク値およびピーク位置検出を用いて同期保持を行うものである。
【００４７】
なお、変復調方式は、図２に示すように、同期捕捉時はＤＢＰＳＫまたはＤＱＰＳＫが用いられる。ＤＱＰＳＫを用いる場合には、ＤＢＰＳＫを用いる場合よりも同期捕捉時間の短縮化が図れる。
【００４８】
また、データ復調時（同期保持）には、ＤＢＰＳＫ、ＤＱＰＳＫ、またはパラレル・ＤＱＰＳＫが用いられる。
【００４９】
以下、構成を詳述すると、図８に示す受信機４１では、送信機１から送信された送信信号Ｔｘを受信し、この受信した送信信号Ｔｘを直交検波によりベースバンドに変換し、さらにＡＤ変換器により量子化し、この量子化した信号（同相成分Ｉ、直交成分Ｑ）をディジタル・マッチド・フィルタ（以下、ＤＭＦという。）４２に入力する。
【００５０】
このＤＭＦ４２は、図９に示すように構成され、量子化された受信信号Ｉ、Ｑと参照拡散符号とを乗算した後、重み付けおよび加算を行い、Ｉ、Ｑそれぞれの受信信号において、符号１周期分のマッチドフィルタリングを行い、その出力ＤＭＦ・ＩおよびＤＭＦ・Ｑを出力する。
【００５１】
このＤＭＦ４２の出力ＤＭＦ・ＩおよびＤＭＦ・Ｑは、遅延検波部４３に送られる。この遅延検波部４３は、図１０に示すように構成され、出力ＤＭＦ・ＩおよびＤＭＦ・Ｑをもとに、ＤＢＰＳＫ遅延検波またはＤＱＰＳＫ遅延検波を行い、その検波出力ＤＯＴ・１、ＣＲＯＳＳ・１を出力する。
【００５２】
検波出力ＤＯＴ・１、ＣＲＯＳＳ・１は、相関検波部４４に送られる。この相関検波部４４は、ＤＢＰＳＫ時に、ＤＯＴ・１信号を絶対値化し、またＤＱＰＳＫ時に、ＤＯＴ・１およびＣＲＯＳＳ・１信号を絶対値化し、さらに絶対値化した双方の信号を合成する。ここで、これら相関出力信号の包絡線情報を求める手段を相関検波と呼ぶ。
【００５３】
この相関検波部４４からの出力は、２系統に区別されたピーク検出部４５Ａ、４５Ｂに送られる。このピーク検出部４５Ａ、４５Ｂは、符号１周期中の相関値の最大値（ピーク値）ＰＬ・ＡおよびＰＬ・Ｂと、その位置ＰＰ・ＡおよびＰＰ・Ｂを検出する。図１１は、ピーク検出部４５Ａ、４５Ｂの動作のタイミングを示している。ここで、ＣＮＴはピーク位置検出カウンタ値、Ｗｉｎ・Ａ、Ｗｉｎ・Ｂはピーク値およびピーク位置の検出範囲（検出ウインドウ）であり、これらは後述する受信制御部によって生成される。なお、それぞれの出力値は符号１周期ごとに更新される。
【００５４】
ピーク検出部４５Ａ、４５Ｂの位置ＰＰ・ＡおよびＰＰ・Ｂを示す出力は、位置多数決判定部４６Ａ、４６Ｂに送られる。この位置多数決判定部４６Ａ、４６Ｂでは、それぞれ相関ピーク位置情報を数シンボル（符号１周期）分保持し、多数決判定により、最も頻度が大きい位置情報を逐次出力する。ここで多数決判定された位置情報をＰＭ・Ａ、ＰＭ・Ｂとする。
【００５５】
また、ピーク検出部４５Ａ、４５Ｂの最大値（ピーク値）ＰＬ・ＡおよびＰＬ・Ｂを示す出力は、ピーク比較器４７に送られる。このピーク比較器４７は、それぞれの相関ピーク値情報（ピークレベル）ＰＬ・ＡおよびＰＬ・Ｂをもとに両者のレベル比較を行い、レベル比較情報ＣＯＭＰを出力する。例えばＰＬ・Ａ＞ＰＬ・Ｂの場合”１”、それ以外は”０”とする。
【００５６】
このレベル比較情報ＣＯＭＰはレベル多数決判定部４８に送られ、このレベル多数決判定部４８は、レベル比較情報ＣＯＭＰを数シンボル（符号１周期）分保持して多数決判定を行い、レベルが大きな方の系統情報ＳＥＬを、ピーク位置選択部４９に逐次出力する。このピーク位置選択部４９は、位置多数決判定部４６Ａ、４６Ｂからのピーク位置情報において、レベルが大きな系統を選択する。ここで選択されたピーク位置情報をＰＭとする。
【００５７】
この選択されたピーク位置情報ＰＭと前述の多数決判定された位置情報ＰＭ・ＡおよびＰＭ・Ｂは、受信制御部５０に送られる。
【００５８】
この受信制御部５０では、前述したように、符号１周期に相当するリングカウンタのカウンタ値ＣＮＴ（例えば１〜２２）を生成し、検出ウインドウＷＩＮ・Ａ及びＷＩＮ・Ｂを生成し、更にはピークのサンプリングパルスＳＰ１及びＳＰ２を生成する。ここで検出ウインドウＷＩＮ・ＡとＷＩＮ・Ｂ、サンプリングパルスＳＰ１とＳＰ２の時間差は符号半周期である（同期保持においては１系統処理を行うため、ＷＩＮ・Ｂは未使用とする。）。
【００５９】
各信号は同期捕捉と同期保持で異なる生成方法で生成される。同期捕捉時には検出ウインドウＷＩＮ・Ａ及びＷＩＮ・Ｂがリングカウンタを用いて生成され、位相制御は行われない。また、サンプリングパルスＳＰ１及びＳＰ２が、多数決判定された位置情報ＰＭ・Ａ、ＰＭ・Ｂをもとに生成される。
【００６０】
一方、同期保持時には、まず同期捕捉成立時の選択されたピーク位置情報ＰＭが符号周期の中央に位置するようにリングカウンタ値、検出ウインドウＷＩＮ・Ａ、サンプリングパルスＳＰ１及びＳＰ２が補正される。補正後、サンプリングパルスＳＰ１及びＳＰ２は同期捕捉成立時の選択されたピーク位置情報ＰＭによりリアルタイムに生成され、また、検出ウインドウＷＩＮ・Ａは、選択されたピーク位置情報ＰＭをランダムウォークフィルタにより時定数をもたせて生成され、位置制御（位相制御）が行われる。
【００６１】
遅延検波部４３からの検波出力ＤＯＴ・１、ＣＲＯＳＳ・１は符号判定部５１に送られ、この符号判定部５１ではその検波出力が０より大きいか小さいかを判定し、この判定の結果は、２系統に区別されたピークサンプリング部５２Ａ、５２Ｂに出力される。例えば０以上であれば”１”が出力され、０よりも小さければ”０”が出力される。
【００６２】
このピークサンプリング部５２Ａ、５２Ｂでは、受信制御部５０からのピークのサンプリングパルスＳＰ１、ＳＰ２を用いて符号判定部５１の出力信号ＤＯＴ・２、ＣＲＯＳＳ・２のサンプリングを行い、そのサンプリングの結果としてＤＯＴ・３−１、ＤＯＴ・３−２、ＣＲＯＳＳ・３−１、ＣＲＯＳＳ・３−２を出力する。なお、変復調方式とサンプリング出力の関係を表１に示す。
【００６３】
【表１】

【００６４】
ピークサンプリング部５２Ａ、５２Ｂからの出力は、パラレル／シリアル変換部５３Ａ、５３Ｂで変換された後、パターンマッチング部５４Ａ、５４Ｂに送られる。このパターンマッチング部５４Ａ、５４Ｂは、同期捕捉時に、パラレル／シリアル変換された受信データのパターンと、受信機４１側に設定された参照パターンとのパターンマッチングを行い、パターンマッチング数をＭとし、一致数をＮとした場合、一定以上のＮが成立すると、出力ＣＤ・ＡおよびＣＤ・ＢをＯＲゲート部５５に出力し、このＯＲゲート部５５では、出力ＣＤ・ＡまたはＣＤ・Ｂのいずれかが成立すると、同期捕捉完了（信号検出）として出力ＣＤを出力する。なお、パターンマッチング部５４Ａのデータはピーク検出部４５Ａ側の復調データであり、パターンマッチング部５４Ｂのデータは、ピーク検出部４５Ｂ側の復調データである。
【００６５】
また、パラレル／シリアル変換部５３Ａ、５３Ｂの出力は、別のパラレル／シリアル変換部５３Ｃに出力され、このパラレル／シリアル変換部５３Ｃからの出力が、フレーム同期生成部５６に送られる。
【００６６】
このフレーム同期生成部５６では、前述の出力ＣＤが出力されて同期捕捉が完了すると、パラレル／シリアル変換された受信データのパターンと、フレームパターンとのパターンマッチングを行い、特定の時間内にパターンマッチングが成立した場合、データ開始点検出を表すＦＤ信号を出力する。なお、同期捕捉完了信号ＣＤはデータ開始点信号としても使用することができ、この場合、フレーム同期生成部５６は不要である。
【００６７】
特定の時間内にＦＤ信号が出力されない場合は受信部全体を初期化し、再び同期捕捉動作が繰り返される。
【００６８】
以上の動作フローを、図１２乃至図１４を用いて説明する。
【００６９】
まず、受信制御部５０が、符号１周期に相当するリングカウンタのカウンタ値ＣＮＴ（例えば１〜２２）を生成する（Ｓ１）。ＤＭＦ４２は、Ｉ、Ｑそれぞれの受信信号において、符号１周期分のマッチドフィルタリングを行い、その出力ＤＭＦ・ＩおよびＤＭＦ・Ｑを出力する（Ｓ２）。
【００７０】
遅延検波部４３は、出力ＤＭＦ・ＩおよびＤＭＦ・Ｑをもとに、ＤＢＰＳＫ遅延検波またはＤＱＰＳＫ遅延検波を行い、その検波出力ＤＯＴ・１、ＣＲＯＳＳ・１を出力する（Ｓ３）。
【００７１】
符号判定部５１は、検波出力ＤＯＴ・１、ＣＲＯＳＳ・１が０より大きいか小さいかを判定し、この判定の結果を、２系統に区別されたピークサンプリング部５２Ａ、５２Ｂに出力する（Ｓ４）。
【００７２】
相関検波部４４は、ＤＢＰＳＫ時に、ＤＯＴ・１信号を絶対値化し、またＤＱＰＳＫ時に、ＤＯＴ・１およびＣＲＯＳＳ・１信号を絶対値化し、さらに絶対値化した双方の信号を合成する（Ｓ５）。
【００７３】
ついで、ＯＲゲート部５５から同期捕捉完了（出力ＣＤ）が出力されているか否かが判定される（Ｓ６）。
【００７４】
ここで、同期捕捉完了（出力ＣＤ）が出力されていなければ、Ｓ７に移行して、「同期捕捉」の手順に進む。
【００７５】
このＳ７では、受信制御部５０が、ピーク値およびピーク位置の検出範囲（検出ウインドウ）を生成し、ピーク検出部４５Ａ、４５Ｂに、それぞれ検出範囲Ｗｉｎ・Ａ、Ｗｉｎ・Ｂを出力する。検出範囲Ｗｉｎ・Ａはカウンタ値１〜１６の範囲であり、検出範囲Ｗｉｎ・Ｂはカウンタ値１２〜２２の範囲である。
【００７６】
このＳ７から、図１３に示すＳ８に移行する。このＳ８では、ピーク検出部４５Ａ、４５Ｂが、符号１周期中の相関値のピーク値ＰＬ・ＡおよびＰＬ・Ｂと、その位置ＰＰ・ＡおよびＰＰ・Ｂを検出する。
【００７７】
位置多数決判定部４６Ａ、４６Ｂは、それぞれ相関ピーク位置情報を数シンボル（符号１周期）分保持し、多数決判定によって、最も頻度が大きい位置情報ＰＭ・Ａ、ＰＭ・Ｂを逐次出力する（Ｓ９）。
【００７８】
受信制御部５０は、位置情報ＰＭ・Ａ、ＰＭ・Ｂをもとに、サンプリングパルスＳＰ１及びＳＰ２を生成し、このサンプリングパルスＳＰ１及びＳＰ２をピークサンプリング部５２Ａ、５２Ｂに出力する（Ｓ１０）。
【００７９】
このピークサンプリング部５２Ａ、５２Ｂでは、Ｓ４に従う符号判定部５１の出力信号ＤＯＴ・２、ＣＲＯＳＳ・２のサンプリングを行い、そのサンプリングの結果としてＤＯＴ・３−１、ＤＯＴ・３−２、ＣＲＯＳＳ・３−１、ＣＲＯＳＳ・３−２を出力する（Ｓ１１）。
【００８０】
パターンマッチング部５４Ａ、５４Ｂは、パラレル／シリアル変換された受信データのパターンと、受信機４１側に設定された参照パターンとのパターンマッチングを行い、パターンマッチング数をＭとし、一致数をＮとした場合、一定以上のＮが成立すると、出力ＣＤ・ＡおよびＣＤ・Ｂを出力し、この出力ＣＤ・ＡまたはＣＤ・Ｂのいずれかが成立すると、同期捕捉完了（信号検出）として出力ＣＤを出力する（Ｓ１２）。
【００８１】
Ｓ８を経た後、Ｓ１３に移行し、ピーク比較器４７は、それぞれの相関ピーク値情報（ピークレベル）ＰＬ・ＡおよびＰＬ・Ｂをもとに両者のレベル比較を行い、レベル比較情報ＣＯＭＰを出力する。
【００８２】
レベル多数決判定部４８は、レベル比較情報ＣＯＭＰを数シンボル（符号１周期）分保持して多数決判定を行い、レベルが大きな方の系統情報ＳＥＬを、ピーク位置選択部４９に逐次出力する（Ｓ１４）。
【００８３】
このピーク位置選択部４９は、位置多数決判定部４６Ａ、４６Ｂからのピーク位置情報において、レベルが大きな系統を選択する。ここで選択されたピーク位置情報をＰＭとする（Ｓ１５）。
【００８４】
受信制御部５０は、ピーク位置情報ＰＭをもとに、ピークのサンプリングパルスＳＰ１及びＳＰ２を生成する（Ｓ１６）。
【００８５】
Ｓ１６から、図１２に示すＳ１７に移行する。図１２に示すＳ６で、同期捕捉完了（出力ＣＤ）が出力されている場合も、同様にＳ１７に移行して、以下、「同期保持」の手順に進む。
【００８６】
Ｓ１７において、受信制御部５０は、検出ウインドウＷＩＮ・Ａのみを生成する。「同期保持時」には、まず同期捕捉成立時の選択されたピーク位置情報ＰＭが符号周期の中央に位置するようにリングカウンタ値、検出ウインドウＷＩＮ・Ａ、サンプリングパルスＳＰ１及びＳＰ２が補正される。補正後、サンプリングパルスＳＰ１及びＳＰ２は同期捕捉成立時の選択されたピーク位置情報ＰＭによりリアルタイムに生成され、また、検出ウインドウＷＩＮ・Ａは、選択されたピーク位置情報ＰＭをランダムウォークフィルタにより時定数をもたせて生成され、位置制御（位相制御）が行われる。
【００８７】
Ｓ１７から、図１３に示すＳ１８に移行する。ここでは、ピーク検出部４５Ａが、同期保持用ウインドウを通過する符号１周期中の相関値の最大相関ピーク値ＰＬ・Ａと、その位置ＰＰ・Ａを検出する（Ｓ１８）。
【００８８】
位置多数決判定部４６Ａは、それぞれ相関ピーク位置情報を数シンボル（符号１周期）分保持し、多数決判定によって、頻度が大きい位置情報ＰＭ・Ａを逐次出力する（Ｓ１９）。
【００８９】
Ｓ１９から、図１４に示すＳ２０に移行する。Ｓ２０では、フレームパターン検出期間を決定するフレーム検出タイマーが起動される。フレーム同期生成部５６では、前述の出力ＣＤが出力されて同期捕捉が完了すると、パラレル／シリアル変換された受信データのパターンと、フレームパターンとのパターンマッチングが行われる（Ｓ２１）。ついで、パターンマッチングが成立したか否かが判定され（Ｓ２２）、パターンマッチングが成立した場合、データ開始点検出を表すＦＤ信号が出力され（Ｓ２３）、外部に対して受信データが出力される（Ｓ２４）。Ｓ２２で、パターンマッチングが成立しない場合、フレーム検出タイマーがカウントアップしたか否かが判定され（Ｓ２５）、これがカウントアップするまでの間に、データ開始点検出を表すＦＤ信号が出力されない場合、受信部全体を初期化して、再び同期捕捉動作が繰り返される。
【００９０】
この実施形態では、多重化により、伝送速度の高速化と可変が実現できる。ここでチップインターリーバを用いると回路規模を縮小することができ、Ｍ・バーカー符号を用いると多重化による干渉をなくすことができる。
【００９１】
また、従来技術のようなスレッショルドを設定せずに常に相関出力におけるピークを用いて、信号検出及びデータ復調を行うことができるため、低Ｃ／Ｎ時やマルチパス環境下、さらに同一周波数チャンネル干渉時等において、優れた通信品質を確保することができる。
【００９２】
同期捕捉においては、非同期で、パターンの一致数判定を行うことにより、同期捕捉時間を短縮しつつ、誤検出と未検出をバランス良く低減することができる。ここでウインドウ端におけるシンボル間干渉は、２系統のウインドウを持つことにより解消することができる。
【００９３】
また、送受拡散符号の位相誤差（送受クロック誤差）に対して、その許容値を大幅に増加することが可能である。
【００９４】
以上、一実施形態に基づいて本発明を説明したが、本発明は、これに限定されるものでないことは明らかである。
【００９５】
前記実施形態では、図８において、相関検波は、遅延検波部４３の出力を用いているが、遅延検波の代わりに、和差検波または非同期検波を用いることができる。この和差検波を用いれば、図１５に示すように、前記のＤＭＦ４２の出力ＤＭＦ・ＩおよびＤＭＦ・Ｑをもとに、ＤＢＰＳＫ和差検波またはＤＱＰＳＫ和差検波を行い、その検波出力ＳＵＭ、ＤＥＬＴＡが出力される。
【００９６】
【発明の効果】
本発明では、多重化により、伝送速度の高速化と可変が実現できる。ここでチップインターリーバを用いると回路規模を縮小することができ、Ｍ・バーカー符号を用いると多重化による干渉をなくすことができる。
【００９７】
また、従来技術のようなスレッショルドを設定せずに常に相関出力におけるピークを用いて、信号検出及びデータ復調を行うことができるため、低Ｃ／Ｎ時やマルチパス環境下、さらに同一周波数チャンネル干渉時等において、優れた通信品質を確保することができる等の効果を奏する。
【図面の簡単な説明】
【図１】本発明によるスペクトル拡散通信機の送信機の一実施形態を示す図である。
【図２】パケットフォーマットを示す図である。
【図３】ａ〜ｅは送信信号の生成手順を示す図である。
【図４】送信機の別の実施形態を示す図である。
【図５】ａ〜ｄは送信信号の生成手順を示す図である。
【図６】多重化前の相関値を示す図である。
【図７】多重化後の相関値を示す図である。
【図８】スペクトル拡散通信機の受信機の一実施形態を示す図である。
【図９】デジタル・マッチド・フィルタの構成を示す図である。
【図１０】遅延検波部の構成を示す図である。
【図１１】ピーク検出部の動作タイミングを示す図である。
【図１２】基本動作を示すフローチャートである。
【図１３】基本動作を示すフローチャートである。
【図１４】基本動作を示すフローチャートである。
【図１５】和差検波部の構成を示す図である。
【符号の説明】
１送信機
３、２３シリアル／パラレル変換部
５Ａ、５Ｂ、２５Ａ、２５Ｂ差動符号化部
７Ａ、７Ｂ、２７Ａ、２７Ｂ拡散変調部
８バーカー符号生成部
９、２９遅延部
１１Ａ、１１Ｂチップインターリーバ部
１３Ａ、１３Ｂ、３５Ａ、３５Ｂローパスフィルタ部
１５、３７高周波部
２８Ｍ・バーカー符号生成部
３１Ａ、３１Ｂ合成部
４１受信機
４２ディジタル・マッチド・フィルタ（ＤＭＦ）
４３遅延検波部
４４相関検波部
４５Ａ、４５Ｂピーク検出部
４６Ａ、４６Ｂ位置多数決判定部
４７ピーク比較器
４８レベル多数決判定部
４９ピーク位置選択部
５０受信制御部
５１符号判定部
５２Ａ、５２Ｂピークサンプリング部
５３Ａ、５３Ｂパラレル／シリアル変換部
５４Ａ、５４Ｂパターンマッチング部
５５ＯＲゲート部
５６フレーム同期生成部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a spread spectrum communication apparatus that transmits and receives a spread code.
[0002]
[Prior art]
In general, on the transmitting side, an information signal is spread over a frequency band wider than the frequency band necessary for information transmission using a code unrelated to information, and on the receiving side, a spectrum is reproduced using a copy of the code used for spreading. A spread spectrum (SS) communication method is known in which an information signal is restored by performing despreading. In the conventional configuration, DBPSK or DQPSK is adopted as the modulation method.
[0003]
This SS communication system has advantages such as little interference with others, resistance to interference from others, and resistance to multipath fading in the transmission path.
[0004]
In this SS communication, in order to correctly restore the above information, it is indispensable to extract necessary timing information from the received signal (synchronization acquisition) and hold the timing information (synchronization holding).
[0005]
In this synchronization acquisition and synchronization holding, a threshold is conventionally set for signal and noise discrimination (Science Technical Report, SST95-77, 1995-10, “Development of LSI for Power Saving SS Communication”, ROHM Corporation).
[0006]
[Problems to be solved by the invention]
However, as described above, when a threshold is set for identifying a signal and noise, this threshold value depends on the spreading code length, and when the spreading code length becomes shorter, the process gain becomes smaller. Must be set high. When this threshold value is set high, it is difficult to detect signals and demodulate data in a multipath environment at low C / N, and there is a problem that reception performance is greatly deteriorated. In addition, when there is interference from the other in the same frequency channel, there is a problem that reception performance is greatly deteriorated because it is difficult to distinguish a signal and an interference signal as described above.
[0007]
In recent consumer communications, high-speed information transmission is required. However, since the conventional configuration supports only DBPSK and DQPSK in the modulation / demodulation system, the number of information bits per symbol (one cycle of code) is 1 to 1. There is a problem that high-speed information transmission cannot be achieved because of 2 bits.
[0008]
SUMMARY OF THE INVENTION An object of the present invention is to provide a spread spectrum communication apparatus that solves the above-described problems of the prior art and enables both an increase in information transmission speed and multipath fading resistance.
[0011]
[Means for Solving the Problems]
The invention described in claim 1 is a spread spectrum communication apparatus including a receiver that receives and synchronizes the multiplexed spread modulation output, and the receiver includes a correlator, a delay detector, and a pattern matching unit. In addition, there are at least two peak detectors for detecting a peak value and its peak position, and based on the output of the correlator, the delay detector performs detection, and the peak detector is generated. Using two detection windows shifted by half a period of the code, the peak value and peak position of the two systems are detected, data is demodulated asynchronously, and the obtained demodulated data is pattern-matched by the pattern matching unit. It is characterized by doing.
[0012]
The invention according to claim 2 is a spread spectrum communication apparatus including a receiver that receives and multiplexes multiplexed spread codes, and the receiver includes a correlator, a delay detector, and a pattern matching unit. Furthermore, at least two systems including a peak detection unit and a majority decision determination unit that detect a peak value and its peak position, and based on the output of the correlator, performs detection with the delayed detector, and the peak detection unit Then, two peak values and peak positions are detected using two detection windows shifted by a half cycle of the generated code, and data demodulation is performed asynchronously. The demodulated data is pattern-matched by the pattern matching unit, and the majority decision is performed. The determination unit captures synchronization by majority decision.
[0013]
According to a third aspect of the present invention, in the second aspect, the majority decision determining unit is configured such that the peak value detected by the peak detecting unit is a high peak value and the peak position is a high frequency peak. The position is determined by majority voting, and synchronization is acquired based on the determined peak value and peak position.
[0014]
According to a fourth aspect of the present invention, in the method according to the third aspect, the high level peak value and the high frequency peak position are used for synchronization holding.
[0015]
The invention according to claim 5 is a spread spectrum communication apparatus including a transmitter that multiplexes and transmits a spread modulation output and a receiver that receives and synchronizes the multiplexed spread modulation output. At least two systems of differential encoding units, a spread modulation unit, and a chip interleaver unit, and each one spread code generation unit and delay unit, and each of the differential encoding units receives input data Modulate and output to the corresponding spread modulation unit, the spread code generation unit generates a Barker code as the spread code and outputs to the spread modulation unit, one spread modulation unit is input to the spread modulation unit The modulation data input based on the Barker code is spread-modulated and output to both chip interleavers. The other spread modulation unit receives the modulation data input based on the input Barker code. Is spread-modulated and output to the delay unit, the delay unit delays the modulated data subjected to spread modulation and outputs it to both chip interleaver units, and one of the chip interleaver units corresponds to the corresponding spreading unit. The in-phase component output from the modulation unit is half-chip, the delayed in-phase component output from the delay unit is half-chip and interleaved to multiplex the spread modulation output, and the other chip interleaver unit is The quadrature component output from one spread modulation unit is half-chip, the delayed quadrature component output from the delay unit is half-chip, each is interleaved to multiplex the spread modulation output, and the receiver , A correlator, a delay detector and a pattern matching unit, and a peak detection unit for detecting a peak value and its peak position There are at least two systems, and based on the output of the correlator, the delay detector performs detection, and the peak detector uses two generated detection windows shifted by a half cycle of the code to generate two peaks. Asynchronous acquisition is performed by performing data demodulation asynchronously by detecting a value and a peak position, and pattern-matching the obtained demodulated data by the pattern matching unit.
[0016]
The invention according to claim 6 is a spread spectrum communication apparatus comprising a transmitter that multiplexes and transmits a spread modulation output and a receiver that receives and synchronizes the multiplexed spread modulation output. At least two systems of differential encoding units, a spread modulation unit, and a chip interleaver unit, and each one spread code generation unit and delay unit, and each of the differential encoding units receives input data Modulate and output to the corresponding spread modulation unit, the spread code generation unit generates a Barker code as the spread code and outputs to the spread modulation unit, one spread modulation unit is input to the spread modulation unit The modulation data input based on the Barker code is spread-modulated and output to both chip interleavers. The other spread modulation unit receives the modulation data input based on the input Barker code. Is spread-modulated and output to the delay unit, the delay unit delays the modulated data subjected to spread modulation and outputs it to both chip interleaver units, and one of the chip interleaver units corresponds to the corresponding spreading unit. The in-phase component output from the modulation unit is half-chip, the delayed in-phase component output from the delay unit is half-chip and interleaved to multiplex the spread modulation output, and the other chip interleaver unit is The quadrature component output from one spread modulation unit is half-chip, the delayed quadrature component output from the delay unit is half-chip, each is interleaved to multiplex the spread modulation output, and the receiver , A correlator, a delay detector and a pattern matching unit, and a peak detection unit for detecting a peak value and its peak position And at least two majority decision units, and based on the output of the correlator, performs detection by the delay detector, and the peak detection unit uses two generated detection windows shifted by a half cycle of the code. And detecting the peak value and peak position of two systems asynchronously, demodulating data asynchronously, pattern-matching the demodulated data by the pattern matching unit, and the majority decision determining unit synchronously capturing by the majority decision Is.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described.
[0021]
FIG. 1 shows the configuration of the transmitter 1. The transmitter 1 has two systems of DQPSK modulation (differential coding) and a spread modulator, and one of them is synthesized by delaying a code half cycle to increase the information transmission speed. In this case, the modulation method of the information data is a parallel / DQPSK mode, and this mode is a parallel transmission method for transmitting 4 bits of data per one code period.
[0022]
Hereinafter, the configuration will be described in detail. The transmitter 1 includes a serial / parallel converter 3. The serial / parallel converter 3 performs serial / parallel conversion of packetized data as shown in FIG.
[0023]
This data includes high-frequency gain control data (AGC) on the receiving side, synchronization acquisition data (pattern matching), signal start point detection data (frame synchronization: frame sync), and information data. (Data).
[0024]
The modulation scheme for AGC and pattern matching is performed by DBPSK or DQPSK, and the modulation scheme for frame synchronization and information data is performed by DBPSK, DQPSK, or parallel DQPSK.
[0025]
The data serial / parallel converted by the serial / parallel conversion unit 3 is sent to the differential encoding unit 5A and the differential encoding unit 5B, which are distinguished into two systems, where each is DQPSK modulated. The DQPSK-modulated data is sent to the spread modulation unit 7A and the spread modulation unit 7B, where it is spread-modulated by the 11-chip Barker code from the Barker code generation unit 8. The output of the spread modulation unit 7B is delayed by the delay unit 9.
[0026]
In this embodiment,

chip interleavers

11A and 11B are provided as transmission side information multiplexing means.
[0027]
If the output from the spread modulation unit 7A is Ia (in-phase component) and Qa (quadrature component), and the delayed output from the spread modulation unit 7B is Ib (in-phase component) and Qb (quadrature component), Ia, Ib is sent to the chip interleaver unit 11A, and Qa and Qb are sent to the chip interleaver unit 11B.
[0028]
One chip interleaver unit 11A, as shown in FIG. 3a, converts the code 1 period of the output Ia from the spread modulation unit 7A into a half chip as shown in FIG. 3b, while as shown in FIG. 3e. Further, the code 1 period of the output Ib from the delay unit 9 is half-chipped as shown in FIG. 3d, and each is interleaved as shown in FIG. 3c. Similarly, the other chip interleaver unit 11B converts Qa and Qb into half chips and interleaves them.
[0029]
In this embodiment, since the spreading codes can be multiplexed without adding the amplitude, a D / A converter or the like is not necessary, and the circuit can be simplified.
[0030]
The low-

pass filter units

13A and 13B are filters that pass a signal having a bandwidth that is approximately the reciprocal of the chip interval T shown in FIG. 3, and after the signals that have passed through the low-

pass filter units

13A and 13B are orthogonally modulated, The high frequency unit 15 performs high frequency modulation and outputs the transmission signal Tx.
[0031]
In this embodiment, since parallel DQPSK is used as the modulation method, it is possible to increase the information transmission speed.
[0032]
Also, the modulation system can be changed to DBPSK or DQPSK other than parallel / DQPSK. When the modulation method is DBPSK, only the output Ia from the spread modulation unit 7A is used, and chip interleaving is not performed. In DQPSK, only the outputs Ia and Qa from the spread modulation unit 7A are used, and chip interleaving is not performed.
[0033]
In this way, by changing the modulation method to DBPSK, DQPSK, or parallel DQPSK, the number of multiplexed information signals can be varied (1 bit to 4 bits / one cycle of code), and a variable transmission rate can be realized.
[0034]
FIG. 4 shows another embodiment on the transmitting side.
[0035]
In this embodiment, a modified Barker code (hereinafter referred to as “M · Barker code”) is used as the transmission side information multiplexing means. The M · Barker code is a code obtained by adding one chip to the 11-chip Barker code, and parallel transmission using the M · Barker code is performed. Since the M · Barker codes are orthogonal to each other at a half-cycle position, there is no interference due to multiplexing.
[0036]
The data serial / parallel converted by the serial / parallel conversion unit 23 is sent to the differential encoding unit 25A and the differential encoding unit 25B, which are distinguished into two systems, where each is DQPSK modulated. The DQPSK-modulated data is sent to the spread modulation unit 27A and the spread modulation unit 27B, and spread-modulated by the M / Barker code from the M / Barker code generation unit 28. The output of the spread modulation unit 27B is delayed by the delay unit 29.
[0037]
In this embodiment, an M / Barker code generation unit 28 and

synthesis units

31A and 31B are provided as transmission side information multiplexing means.
[0038]
The M / Barker code generation unit 28 assumes that one chip is inserted at the insertion positions A, B, and C in the 11-chip Barker code as shown in FIG. 5A, as shown in FIGS. 5B, 5C, and 5D, respectively. , M · Barker codes A, B and C are generated, and these M · Barker codes A, B and C are output.
[0039]
In this embodiment, since normal amplitude addition without using a chip interleaver is performed, the outputs I and Q from the combining

units

31A and 31B are converted by the D /

A converters

33A and 33B, and then the low-pass filter unit. It is output to 35A and 35B. The low-

pass filter units

35A and 35B are filters that allow a signal having a bandwidth that is approximately the reciprocal of the chip interval T to pass. The signals that have passed through the low-

pass filter units

35A and 35B are orthogonally modulated, High-frequency modulated and output as a transmission signal Tx.
[0040]
FIG. 6 shows the correlation value before multiplexing, and FIG. 7 shows the correlation value after multiplexing. Before multiplexing, the side lobe is 0 in the half cycle of the code, and therefore interference between codes does not occur even if multiplexing is performed.
[0041]
In this embodiment, since parallel DQPSK is used as the modulation method, it is possible to increase the information transmission speed.
[0042]
Also, the modulation system can be changed to DBPSK or DQPSK other than parallel / DQPSK. When the modulation method is DBPSK, only the output Ia from the spread modulation unit 27A is used, and chip interleaving is not performed. In DQPSK, only the outputs Ia and Qa from the spread modulation unit 27A are used, and chip interleaving is not performed.
[0043]
In this way, by changing the modulation method to DBPSK, DQPSK, or parallel DQPSK, the number of multiplexed information signals can be varied (1 bit to 4 bits / one cycle of code), and a variable transmission rate can be realized.
[0044]
Next, FIG. 8 shows the configuration of the receiver 41.
[0045]
In this embodiment, at the correlator output, the data is demodulated asynchronously by the delay detector and the two systems of peak value and peak position detection, signal detection (synchronization acquisition) is performed by pattern matching of the demodulated data, and the peak position is further detected. In order to improve detection reliability, a majority decision is performed.
[0046]
In data demodulation, synchronization is maintained using the peak value and peak position detection.
[0047]
As the modulation / demodulation method, as shown in FIG. 2, DBPSK or DQPSK is used at the time of synchronization acquisition. In the case of using DQPSK, the synchronization acquisition time can be shortened compared to the case of using DBPSK.
[0048]
Also, DBPSK, DQPSK, or parallel DQPSK is used during data demodulation (synchronization holding).
[0049]
Hereinafter, the configuration will be described in detail. The receiver 41 shown in FIG. 8 receives the transmission signal Tx transmitted from the transmitter 1, converts the received transmission signal Tx into baseband by quadrature detection, and further performs AD conversion. The quantized signal (in-phase component I and quadrature component Q) is input to a digital matched filter (hereinafter referred to as DMF) 42.
[0050]
The DMF 42 is configured as shown in FIG. 9 and multiplies the quantized received signals I and Q by the reference spreading code, and then performs weighting and addition. Matched filtering of minutes is performed, and the output DMF • I and DMF • Q are output.
[0051]
The outputs DMF · I and DMF · Q of the DMF 42 are sent to the delay detector 43. The delay detection unit 43 is configured as shown in FIG. 10, and performs DBPSK delay detection or DQPSK delay detection based on the outputs DMF · I and DMF · Q, and outputs the detection outputs DOT · 1 and CROSS · 1. Output.
[0052]
The detection outputs DOT · 1 and CROSS · 1 are sent to the correlation detection unit 44. The correlation detection unit 44 converts the DOT • 1 signal into an absolute value during DBPSK, converts the DOT • 1 and CROSS • 1 signals into absolute values during DQPSK, and combines both signals that have been converted into absolute values. Here, means for obtaining envelope information of these correlation output signals is called correlation detection.
[0053]
The output from the correlation detection unit 44 is sent to peak

detection units

45A and 45B that are distinguished into two systems. The

peak detectors

45A and 45B detect the maximum values (peak values) PL · A and PL · B of correlation values in one cycle of the code, and their positions PP · A and PP · B. FIG. 11 shows the operation timing of the

peak detectors

45A and 45B. Here, CNT is a peak position detection counter value, Win · A, Win · B are a peak value and a detection range (detection window) of the peak position, and these are generated by a reception control unit described later. Each output value is updated every one code cycle.
[0054]
Outputs indicating the positions PP · A and PP · B of the

peak detectors

45A and 45B are sent to the position

majority decision units

46A and 46B. The position majority

decision determination units

46A and 46B each hold the correlation peak position information for several symbols (one cycle of code), and sequentially output the position information with the highest frequency by majority decision. Here, the position information determined by majority decision is assumed to be PM · A and PM · B.
[0055]
Outputs indicating the maximum values (peak values) PL · A and PL · B of the

peak detectors

45 A and 45 B are sent to the peak comparator 47. The peak comparator 47 compares the levels of the correlation peak value information (peak levels) PL · A and PL · B, and outputs level comparison information COMP. For example, “1” is set when PL · A> PL · B, and “0” is set otherwise.
[0056]
This level comparison information COMP is sent to the level majority decision determination unit 48, which holds the level comparison information COMP for several symbols (one cycle of the code) and makes a majority decision to determine the higher level system. Information SEL is sequentially output to the peak position selector 49. The peak position selection unit 49 selects a system with a high level in the peak position information from the position

majority determination units

46A and 46B. The peak position information selected here is defined as PM.
[0057]
The selected peak position information PM and the position information PM · A and PM · B determined by the majority decision are sent to the reception control unit 50.
[0058]
As described above, the reception control unit 50 generates a counter value CNT (for example, 1 to 22) of a ring counter corresponding to one cycle of the code, generates detection windows WIN · A and WIN · B, and further peaks. Sampling pulses SP1 and SP2 are generated. Here, the time difference between the detection windows WIN · A and WIN · B and the sampling pulses SP1 and SP2 is a half cycle of the code (since one system processing is performed in synchronization maintenance, WIN · B is unused).
[0059]
Each signal is generated by a different generation method for synchronization acquisition and synchronization maintenance. At the time of synchronization acquisition, detection windows WIN · A and WIN · B are generated using a ring counter, and phase control is not performed. The sampling pulses SP1 and SP2 are generated based on the position information PM · A and PM · B determined by majority decision.
[0060]
On the other hand, at the time of synchronization holding, first, the ring counter value, the detection window WIN · A, and the sampling pulses SP1 and SP2 are corrected so that the selected peak position information PM when synchronization acquisition is established is located at the center of the code period. After the correction, the sampling pulses SP1 and SP2 are generated in real time by the selected peak position information PM when the synchronization acquisition is established, and the detection window WIN · A uses the random walk filter to time constant the selected peak position information PM. Is generated and position control (phase control) is performed.
[0061]
The detection outputs DOT · 1 and CROSS · 1 from the delay detection unit 43 are sent to the code determination unit 51. The code determination unit 51 determines whether the detection output is larger or smaller than 0, and the result of this determination is It is output to the

peak sampling units

52A and 52B which are distinguished into two systems. For example, “1” is output if it is 0 or more, and “0” is output if it is smaller than 0.
[0062]
The

peak sampling units

52A and 52B sample the output signals DOT · 2 and CROSS · 2 of the code determination unit 51 using the peak sampling pulses SP1 and SP2 from the reception control unit 50, and DOT is obtained as a result of the sampling. Outputs 3-1, DOT-3-2, CROSS-3-1, CROSS-3-2. Table 1 shows the relationship between the modulation / demodulation method and the sampling output.
[0063]
[Table 1]

[0064]
Outputs from the

peak sampling units

52A and 52B are converted by the parallel /

serial conversion units

53A and 53B, and then sent to the

pattern matching units

54A and 54B. The

pattern matching units

54A and 54B perform pattern matching between the received / parallel-converted received data pattern and the reference pattern set on the receiver 41 side at the time of synchronization acquisition. When the number is N and when N exceeds a certain value, outputs CD · A and CD · B are output to the OR gate unit 55, and the OR gate unit 55 outputs either the output CD · A or CD · B. Is established, the output CD is output as the completion of synchronization acquisition (signal detection). The data of the pattern matching unit 54A is demodulated data on the peak detecting unit 45A side, and the data of the pattern matching unit 54B is demodulated data on the peak detecting unit 45B side.
[0065]
The outputs of the parallel /

serial converters

53A and 53B are output to another parallel / serial converter 53C, and the output from the parallel / serial converter 53C is sent to the frame synchronization generator 56.
[0066]
When the above-mentioned output CD is output and the synchronization acquisition is completed, the frame synchronization generation unit 56 performs pattern matching between the parallel / serial converted received data pattern and the frame pattern, and performs pattern matching within a specific time. When is established, an FD signal indicating detection of the data start point is output. The synchronization acquisition completion signal CD can also be used as a data start point signal. In this case, the frame synchronization generation unit 56 is not necessary.
[0067]
When the FD signal is not output within a specific time, the entire receiving unit is initialized, and the synchronization acquisition operation is repeated again.
[0068]
The above operation flow will be described with reference to FIGS.
[0069]
First, the reception control unit 50 generates a counter value CNT (for example, 1 to 22) of a ring counter corresponding to one code cycle (S1). The DMF 42 performs matched filtering for one code period on the received signals of I and Q, and outputs the output DMF · I and DMF · Q (S2).
[0070]
The delay detection unit 43 performs DBPSK delay detection or DQPSK delay detection based on the outputs DMF · I and DMF · Q, and outputs detection outputs DOT · 1 and CROSS · 1 (S3).
[0071]
The code determination unit 51 determines whether the detection outputs DOT · 1 and CROSS · 1 are larger or smaller than 0, and outputs the result of the determination to the

peak sampling units

52A and 52B distinguished into two systems (S4). .
[0072]
The correlation detection unit 44 converts the DOT • 1 signal into an absolute value during DBPSK, converts the DOT • 1 and CROSS • 1 signals into absolute values during DQPSK, and combines both signals that have been converted into absolute values (S5).
[0073]
Next, it is determined whether synchronization acquisition completion (output CD) is output from the OR gate 55 (S6).
[0074]
Here, if synchronization acquisition completion (output CD) is not output, the process proceeds to S7 and proceeds to the procedure of “synchronization acquisition”.
[0075]
In S7, the reception control unit 50 generates a detection range (detection window) of the peak value and the peak position, and outputs the detection ranges Win · A and Win · B to the

peak detection units

45A and 45B, respectively. The detection range Win · A is a range of counter values 1 to 16, and the detection range Win · B is a range of counter values 12 to 22.
[0076]
From S7, the process proceeds to S8 shown in FIG. In S8, the

peak detectors

45A and 45B detect the peak values PL · A and PL · B of the correlation value in one cycle of the code and their positions PP · A and PP · B.
[0077]
The position

majority decision units

46A and 46B each hold the correlation peak position information for several symbols (one period of the code), and sequentially output the most frequent position information PM · A and PM · B by majority decision (S9). .
[0078]
The reception control unit 50 generates sampling pulses SP1 and SP2 based on the position information PM · A and PM · B, and outputs the sampling pulses SP1 and SP2 to the

peak sampling units

52A and 52B (S10).
[0079]
The

peak sampling units

52A and 52B sample the output signals DOT · 2 and CROSS · 2 of the code determination unit 51 according to S4, and DOT · 3-1, DOT · 3-2, CROSS · 3 are obtained as a result of the sampling. -1, CROSS-3-2 is output (S11).
[0080]
The

pattern matching units

54A and 54B perform pattern matching between the parallel / serial converted received data pattern and the reference pattern set on the receiver 41 side, and set the number of pattern matching to M and the number of matches to N. In this case, when N exceeds a certain value, outputs CD · A and CD · B are output, and when either output CD · A or CD · B is satisfied, output CD is output as synchronization acquisition completion (signal detection). (S12).
[0081]
After passing through S8, the process proceeds to S13, and the peak comparator 47 compares both levels based on the correlation peak value information (peak levels) PL · A and PL · B, and outputs level comparison information COMP. To do.
[0082]
The level majority decision determining unit 48 holds the level comparison information COMP for several symbols (one code cycle) and performs majority decision, and sequentially outputs the system information SEL having the higher level to the peak position selecting unit 49 (S14). .
[0083]
The peak position selection unit 49 selects a system with a high level in the peak position information from the position

majority determination units

46A and 46B. The peak position information selected here is set as PM (S15).
[0084]
The reception control unit 50 generates peak sampling pulses SP1 and SP2 based on the peak position information PM (S16).
[0085]
The process proceeds from S16 to S17 shown in FIG. If the synchronization acquisition completion (output CD) is output in S6 shown in FIG. 12, the process similarly proceeds to S17 and proceeds to the procedure of “synchronization holding”.
[0086]
In S17, the reception control unit 50 generates only the detection window WIN · A. In “synchronization holding”, the ring counter value, the detection window WIN · A, and the sampling pulses SP1 and SP2 are first corrected so that the selected peak position information PM when synchronization acquisition is established is positioned at the center of the code period. . After the correction, the sampling pulses SP1 and SP2 are generated in real time by the selected peak position information PM when the synchronization acquisition is established, and the detection window WIN · A uses the random walk filter to time constant the selected peak position information PM. Is generated and position control (phase control) is performed.
[0087]
The process moves from S17 to S18 shown in FIG. Here, the peak detector 45A detects the maximum correlation peak value PL · A of the correlation value in one cycle of the code passing through the synchronization holding window and its position PP · A (S18).
[0088]
The position majority decision determination unit 46A holds the correlation peak position information for several symbols (one cycle of the code), and sequentially outputs position information PM · A having a high frequency by majority decision (S19).
[0089]
The process moves from S19 to S20 shown in FIG. In S20, a frame detection timer for determining a frame pattern detection period is started. When the above-mentioned output CD is output and the synchronization acquisition is completed, the frame synchronization generation unit 56 performs pattern matching between the parallel / serial converted received data pattern and the frame pattern (S21). Next, it is determined whether or not pattern matching is established (S22). If pattern matching is established, an FD signal indicating data start point detection is output (S23), and received data is output to the outside (S23). S24). If the pattern matching is not established in S22, it is determined whether or not the frame detection timer has been counted up (S25). If the FD signal indicating the detection of the data start point is not output before the frame count is counted up, the reception is performed. The entire part is initialized, and the synchronization acquisition operation is repeated again.
[0090]
In this embodiment, the transmission speed can be increased and varied by multiplexing. Here, if a chip interleaver is used, the circuit scale can be reduced, and if M · Barker code is used, interference due to multiplexing can be eliminated.
[0091]
Further, since it is possible to perform signal detection and data demodulation by always using the peak in the correlation output without setting a threshold as in the prior art, even at low C / N or in a multipath environment, the same frequency channel interference In some cases, excellent communication quality can be ensured.
[0092]
In the synchronization acquisition, the number of coincidence of the patterns is determined asynchronously, so that it is possible to reduce false detection and non-detection in a balanced manner while shortening the synchronization acquisition time. Here, the intersymbol interference at the window edge can be eliminated by having two windows.
[0093]
In addition, the allowable value for the phase error (transmission / reception clock error) of the transmission / reception spreading code can be greatly increased.
[0094]
As mentioned above, although this invention was demonstrated based on one Embodiment, it is clear that this invention is not limited to this.
[0095]
In the embodiment, in FIG. 8, the correlation detection uses the output of the delay detection unit 43, but sum-and-difference detection or asynchronous detection can be used instead of the delay detection. If this sum-and-difference detection is used, as shown in FIG. 15, DBPSK sum-and-difference detection or DQPSK sum-and-difference detection is performed based on the outputs DMF · I and DMF · Q of the DMF 42, and the detected outputs SUM and DELTA Is output.
[0096]
【The invention's effect】
In the present invention, the transmission speed can be increased and varied by multiplexing. Here, if a chip interleaver is used, the circuit scale can be reduced, and if M · Barker code is used, interference due to multiplexing can be eliminated.
[0097]
Further, since it is possible to perform signal detection and data demodulation by always using the peak in the correlation output without setting a threshold as in the prior art, even at low C / N or in a multipath environment, the same frequency channel interference In some cases, it is possible to ensure excellent communication quality.
[Brief description of the drawings]
FIG. 1 shows an embodiment of a transmitter of a spread spectrum communication device according to the present invention.
FIG. 2 is a diagram illustrating a packet format.
FIGS. 3a to 3e are diagrams illustrating a transmission signal generation procedure; FIGS.
FIG. 4 shows another embodiment of a transmitter.
FIGS. 5a to 5d are diagrams illustrating a transmission signal generation procedure;
FIG. 6 is a diagram illustrating correlation values before multiplexing.
FIG. 7 is a diagram showing a correlation value after multiplexing.
FIG. 8 illustrates an embodiment of a receiver of a spread spectrum communication device.
FIG. 9 is a diagram illustrating a configuration of a digital matched filter.
FIG. 10 is a diagram illustrating a configuration of a delay detection unit.
FIG. 11 is a diagram illustrating an operation timing of a peak detection unit.
FIG. 12 is a flowchart showing a basic operation.
FIG. 13 is a flowchart showing a basic operation.
FIG. 14 is a flowchart showing a basic operation.
FIG. 15 is a diagram illustrating a configuration of a sum-difference detection unit.
[Explanation of symbols]
1 Transmitter
3, 23 serial / parallel converter
5A, 5B, 25A, 25B Differential encoding unit
7A, 7B, 27A, 27B Spreading modulation unit
8 Barker code generator
9, 29 Delay part
11A, 11B Chip interleaver section
13A, 13B, 35A, 35B Low-pass filter section
15, 37 High frequency section
28 M Barker code generator
31A, 31B synthesis unit
41 Receiver
42 Digital Matched Filter (DMF)
43 Delay detector
44 Correlation detector
45A, 45B Peak detector
46A, 46B Position majority decision section
47 Peak comparator
48-level majority decision section
49 Peak position selector
50 Reception control unit
51 Code determination unit
52A, 52B Peak sampling section
53A, 53B Parallel / serial converter
54A, 54B Pattern matching section
55 OR gate
56 Frame synchronization generator

Claims

In a spread spectrum communication apparatus including a receiver that receives and synchronizes the multiplexed spread modulation output,
The receiver includes a correlator, a delay detector, and a pattern matching unit, and further includes at least two systems of peak detection units that detect a peak value and a peak position thereof,
Based on the output of the correlator, the delay detector performs detection, and the peak detection unit detects two systems of peak values and peak positions using the two detection windows shifted by a half cycle of the generated code. A spread spectrum communication apparatus characterized in that data demodulation is performed asynchronously and the obtained demodulated data is synchronously acquired by pattern matching by the pattern matching unit.

In a spread spectrum communication apparatus having a receiver for receiving and synchronizing and acquiring multiplexed spread codes,
The receiver includes a correlator, a delay detector, and a pattern matching unit, and further includes at least two systems of a peak detection unit and a majority decision determination unit that detect a peak value and a peak position thereof,
Based on the output of the correlator, the delay detector performs detection, and the peak detection unit detects two systems of peak values and peak positions using the two detection windows shifted by a half cycle of the generated code. A spread spectrum communication apparatus characterized in that data demodulation is performed asynchronously, the demodulated data is subjected to pattern matching by the pattern matching unit, and the majority decision determination unit synchronously acquires the majority decision.

The majority decision determining unit determines a peak value having a high level among the peak values detected by the peak detecting unit and a peak position having a high frequency among the peak positions by majority decision, and the determined peak value and peak position are determined. 3. The spread spectrum communication apparatus according to claim 2, wherein synchronization acquisition is performed based on

4. The spread spectrum communication apparatus according to claim 3, wherein synchronization is maintained using the peak value having a high level and the peak position having a high frequency.

In a spread spectrum communication apparatus including a transmitter that multiplexes and transmits a spread modulation output and a receiver that receives and synchronizes the multiplexed spread modulation output.
The transmitter includes at least two systems of differential encoding units, a spread modulation unit, and a chip interleaver unit, each one spread code generation unit and delay unit, and each of the differential encoding units, The input data is modulated and output to the corresponding spread modulation section, and the spread code generation section generates a Barker code as the spread code and outputs it to the spread modulation section. The modulation data input based on the input Barker code is spread-modulated and output to both chip interleaver units, and the other spread modulation unit is input based on the input Barker code modulated data spread modulation and outputs to the delay unit, the delay unit delays the modulated data spread-modulated output to both of the chip interleaver unit, one of the chip interleaved A half-chip of the in-phase component output from the corresponding spread modulation unit, a half-chip of the delayed in-phase component output from the delay unit, and interleaving each to multiplex the spread modulation output, The chip interleaver unit halves the quadrature component output from one spread modulation unit, halves the delayed quadrature component output from the delay unit, and interleaves each to multiplex the spread modulation output And
The receiver includes a correlator, a delay detector, and a pattern matching unit, and further includes at least two systems of peak detection units for detecting a peak value and a peak position, and based on the output of the correlator, In addition to performing detection with a delay detector, the peak detector performs asynchronous demodulation of data by detecting peak values and peak positions of two systems using two generated detection windows shifted by half a period of the code. The acquired demodulated data is synchronously captured by pattern matching by the pattern matching unit,
A spread spectrum communication device characterized by that.

In a spread spectrum communication apparatus including a transmitter that multiplexes and transmits a spread modulation output and a receiver that receives and synchronizes the multiplexed spread modulation output.
The transmitter includes at least two systems of differential encoding units, a spread modulation unit, and a chip interleaver unit, each one spread code generation unit and delay unit, and each of the differential encoding units, The input data is modulated and output to the corresponding spread modulation section, and the spread code generation section generates a Barker code as the spread code and outputs it to the spread modulation section. The modulation data input based on the input Barker code is spread-modulated and output to both chip interleaver units, and the other spread modulation unit is input based on the input Barker code modulated data spread modulation and outputs to the delay unit, the delay unit delays the modulated data spread-modulated output to both of the chip interleaver unit, one of the chip interleaved A half-chip of the in-phase component output from the corresponding spread modulation unit, a half-chip of the delayed in-phase component output from the delay unit, and interleaving each to multiplex the spread modulation output, The chip interleaver unit halves the quadrature component output from one spread modulation unit, halves the delayed quadrature component output from the delay unit, and interleaves each to multiplex the spread modulation output And
The receiver includes a correlator, a delay detector, and a pattern matching unit, and further includes at least two systems of a peak detection unit and a majority decision determination unit that detect a peak value and a peak position thereof,
Based on the output of the correlator, the delay detector performs detection, and the peak detection unit detects two systems of peak values and peak positions using the two detection windows shifted by a half cycle of the generated code. Performing asynchronous data demodulation, pattern-matching the demodulated data by the pattern matching unit, and the majority decision determination unit synchronously capturing by majority decision,
A spread spectrum communication device characterized by that.