JP4746792B2 - Ａ／ｄ変換装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、チューニング機能を具えたＡ／Ｄ変換装置およびそのチューニング機能を実現するためのＡ／Ｄコンバータ用誤差補正装置に関する。
【０００２】
近年、アナログ信号をデジタル信号に変換し、デジタル信号の微小な変化量に基づいて細かい制御をおこなうシステムが増えている。このようなシステムでは、高精度のＡ／Ｄコンバータや高分解能のＡ／Ｄコンバータが必要となる。一般に、デバイスのテクノロジが進化して微細化すると、Ａ／Ｄコンバータ関連の基準トランジション電圧の制御が難しくなる。しかし、高精度のＡ／Ｄコンバータを作製するためには、この基準トランジション電圧のバラツキを抑える必要がある。
【０００３】
また、一般に、Ａ／Ｄコンバータの分解能は固定であり、同一のＡ／Ｄコンバータで種々の分解能を得ることはできない。そのため、高分解能のＡ／Ｄコンバータを作製するにあたっては、システムで要求される分解能のＡ／Ｄコンバータを分解能ごとに用意する必要がある。
【０００４】
【従来の技術】
図１０は、従来の高精度のデジタル変換値を得るためのＡ／Ｄ変換装置を示すブロック図である。このＡ／Ｄ変換装置は、図１０に示すように、アナログ入力電圧をアンプ１１により増幅した後にＡ／Ｄ変換回路１２によりＡ／Ｄ変換をおこない、得られたデジタル変換値をたとえば中央処理装置１３に供給する構成となっている。
【０００５】
図１１は、従来の高精度のデジタル変換値を得るためのＡ／Ｄ変換装置の他の構成を示すブロック図である。このＡ／Ｄ変換装置は、図１１に示すように、アナログ入力電圧値をＡ／Ｄ変換回路１６によりデジタル値に変換し、そのデジタル変換値に対して演算部１７において、レジスタ１８に格納された補正値を用いて誤差補正をおこない、デジタル出力値を得る構成となっている。ここで用いられているＡ／Ｄ変換回路１２，１６は、アナログ電圧比較回路として、分解能に応じたビット数分の抵抗やコンデンサを有する。
【０００６】
【発明が解決しようとする課題】
しかしながら、アナログ入力電圧を増幅した後にＡ／Ｄ変換する装置では、アンプ１１での増幅時にアナログ電圧値に誤差が生じるという問題点と、Ａ／Ｄ変換回路１２の基準トランジション電圧のバラツキに起因する誤差が生じるという問題点がある。
【０００７】
また、デジタル変換値に対して誤差補正の演算をおこなう装置では、デジタル変換値ごとに演算をおこなうため、誤差補正後のデータを得るまでに時間がかかるという問題点がある。また、Ａ／Ｄコンバータの分解能については、その作製時に搭載した抵抗やコンデンサの数によって分解能が決まるため、固定の分解能でしかＡ／Ｄ変換をおこなうことができず、同一の構成で種々の分解能を得ることはできない。
【０００８】
本発明は、上記問題点に鑑みてなされたものであって、アナログ入力電圧を増幅するアンプや誤差補正演算をおこなう演算回路が不要で、製品固有の基準トランジション電圧のバラツキによる誤差を補正する機能を具えたＡ／Ｄ変換装置を提供することを目的とする。
【０００９】
また、本発明は、製品固有の基準トランジション電圧のバラツキによる誤差を補正する機能を実現するためのＡ／Ｄコンバータ用誤差補正装置を提供することをも目的とする。さらに、本発明の他の目的は、Ａ／Ｄコンバータの高分解能化を実現するＡ／Ｄ変換装置を提供することである。
【００１０】
【課題を解決するための手段】
図１は、本発明にかかる高精度のＡ／Ｄ変換装置の構成を示す原理図である。このＡ／Ｄ変換装置では、図１に示すように、アナログ入力としてゼロトランジション電圧をＡ／Ｄコンバータ２１に入力し、そこでのデジタル変換値を帰還回路２２によりデバイスバラツキ補正回路２３にフィードバックする。同様にして、Ａ／Ｄコンバータ２１にフルトランジション電圧を入力し、そのときのＡ／Ｄ変換値をデバイスバラツキ補正回路２３にフィードバックする。そして、フルトランジション電圧の誤差分をフルトランジション電圧補正用のＤ／Ａコンバータ２４を介してアナログ電圧に変換し、それをＨ（ハイ）側リファレンス電圧ＡＶＲＨとしてＡ／Ｄコンバータ２１に供給する。
【００１１】
ゼロトランジション電圧の誤差分についても同様に、ゼロトランジション電圧補正用のＤ／Ａコンバータ２５によりゼロトランジション電圧の誤差分をアナログ変換した電圧をＬ（ロー）側リファレンス電圧ＡＶＲＬとしてＡ／Ｄコンバータ２１に供給する。このようにすれば、フルトランジション電圧の誤差およびゼロトランジション電圧の誤差を補正することができ、Ａ／Ｄコンバータ２１の精度を向上させることができる。
【００１２】
図２は、本発明にかかる高分解能のＡ／Ｄ変換装置の構成を示す原理図である。このＡ／Ｄ変換装置では、図２に示すように、まず、Ａ／Ｄコンバータ３１のＨ側リファレンス電圧ＡＶＲＨを電源電圧Ｖｃｃとし、Ｌ側リファレンス電圧ＡＶＲＬを０Ｖとして、Ａ／Ｄコンバータ３１においてアナログ入力電圧値をデジタル変換する。得られたＡ／Ｄ変換値を帰還回路３２により高分解能対応回路３６にフィードバックし、内部レジスタ等に格納するとともに、アナログ入力電圧が１／２Ｖｃｃ以上であるか１／２Ｖｃｃ以下であるかを判定する。
【００１３】
アナログ入力電圧が１／２Ｖｃｃ以上であれば、高分解能対応回路３６によりＡＶＲＬ調整用のＤ／Ａコンバータ３５の出力を制御してＬ側リファレンス電圧ＡＶＲＬを１／２Ｖｃｃに上げる。一方、アナログ入力電圧が１／２Ｖｃｃ以下であれば、高分解能対応回路３６によりＡＶＲＨ調整用のＤ／Ａコンバータ３４の出力を制御してＨ側リファレンス電圧ＡＶＲＨを１／２Ｖｃｃに下げる。このようにＨ側のリファレンス電圧ＡＶＲＨとＬ側のリファレンス電圧ＡＶＲＬとの差をそれまでの２分の１にした後に再度Ａ／Ｄ変換をおこなうことによって、倍分解能でのＡ／Ｄ変換が可能となる。
【００１４】
これを所望の回数だけ繰り返しおこない、高分解能対応回路３６内に格納した追加デジタル値を上位ビットの値とし、Ａ／Ｄコンバータ３１でのデジタル変換値を下位ビットの値としてマージ回路３７でマージして所望のビット数のデジタル変換値を得る。なお、倍分解能でのＡ／Ｄ変換の繰り返し数は高分解能対応回路３６内のカウンタなどで設定する。このようにすれば、所望の分解能でＡ／Ｄ変換をおこなうことができるので、Ａ／Ｄコンバータの高分解能化を実現することができる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図３は、本発明の実施の形態にかかるＡ／Ｄ変換装置５の構成の一例を示すブロック図である。このＡ／Ｄ変換装置５は、図３に示すように、Ａ／Ｄコンバータ４、帰還回路５２、デバイスバラツキ補正回路５３、ＡＶＲＨ側Ｄ／Ａコンバータ５４、ＡＶＲＬ側Ｄ／Ａコンバータ５５、高分解能対応回路５６、マージ回路５７、レジスタ５８、Ａ／Ｄ変換装置５全体の出力端子５９および３個のスイッチＳＷ１，ＳＷ２，ＳＷ３を有する。
【００１６】
Ａ／Ｄコンバータ４は、アナログ電圧が入力される入力端子４２、入力端子４２に入力されたアナログ入力電圧をＡ／Ｄ変換して得られたデジタル値を出力する出力端子４３、Ｈ側リファレンス電圧ＡＶＲＨが印加されるＡＶＲＨ入力端子４４、およびＬ側リファレンス電圧ＡＶＲＬが印加されるＡＶＲＬ入力端子４５を有する。Ａ／Ｄコンバータ４の入力端子４２はＡ／Ｄ変換装置５全体の入力端子となる。
【００１７】
帰還回路５２は、Ａ／Ｄコンバータ４のデジタル出力値をデバイスバラツキ補正回路５３または高分解能対応回路５６にフィードバックする。帰還回路５２の途中には第１のスイッチＳＷ１が設けられている。このスイッチＳＷ１は、Ａ／Ｄコンバータ４の誤差補正をおこなう場合、またはＡ／Ｄ変換装置５をＡ／Ｄコンバータ４の分解能よりも高い分解能で動作させる場合に閉じる。Ａ／Ｄコンバータ４を誤差補正後に通常の分解能、すなわちＡ／Ｄコンバータ４の本来の分解能で動作させる場合には、第１のスイッチＳＷ１は開放となる。
【００１８】
デバイスバラツキ補正回路５３は、Ａ／Ｄコンバータ４の誤差補正時に、Ａ／Ｄコンバータ４からフィードバックされてきたＡ／Ｄコンバータ４のデジタル出力値と、入力端子４２を介してＡ／Ｄコンバータ４に入力されたアナログ入力電圧値に対応するデジタル値とを比較する。そして、デバイスバラツキ補正回路５３はそれらの差分、すなわち誤差に相当するデジタル値をＡＶＲＨ側Ｄ／Ａコンバータ５４またはＡＶＲＬ側Ｄ／Ａコンバータ５５に出力する。
【００１９】
Ａ／Ｄコンバータ４の誤差補正時のアナログ入力電圧については、特に限定しないが、たとえばフルトランジション電圧とゼロトランジション電圧であるのが適当である。Ａ／Ｄコンバータ４にフルトランジション電圧を入力して誤差補正をおこなった場合、Ａ／Ｄコンバータ４のデジタル出力値とフルトランジション電圧に対応する値との差分に対応するデジタル値はＡＶＲＨ側Ｄ／Ａコンバータ５４に出力される。また、アナログ入力電圧がゼロトランジション電圧である場合には、Ａ／Ｄコンバータ４のデジタル出力値とゼロトランジション電圧に対応する値との差分に対応するデジタル値はＡＶＲＬ側Ｄ／Ａコンバータ５５に出力される。
【００２０】
ＡＶＲＨ側Ｄ／Ａコンバータ５４およびＡＶＲＬ側Ｄ／Ａコンバータ５５は、デバイスバラツキ補正回路５３から供給された誤差に相当するデジタル値をアナログ電圧値に変換する。ＡＶＲＨ側Ｄ／Ａコンバータ５４から出力されたアナログ電圧は、Ｈ側リファレンス電圧ＡＶＲＨの誤差補正分としてＡＶＲＨ入力端子４４に供給される。一方、ＡＶＲＬ側Ｄ／Ａコンバータ５５から出力されたアナログ電圧は、Ｌ側リファレンス電圧ＡＶＲＬの誤差補正分としてＡＶＲＬ入力端子４５に供給される。
【００２１】
つまり、図４に示すように、フルトランジション電圧の誤差分はＨ側リファレンス電圧ＡＶＲＨの制御により補正され、一方、ゼロトランジション電圧の誤差分は、図５に示すように、Ｌ側リファレンス電圧ＡＶＲＬの制御により補正される。図４および図５に示すように、フルトランジション電圧の補正時にはゼロトランジション電圧に依存せず、また、ゼロトランジション電圧の補正時にはフルトランジション電圧に依存しない。
【００２２】
ここで、ゼロトランジション電圧およびフルトランジション電圧は製品に依存するため、Ａ／Ｄコンバータ４の使用環境が変化しない場合には、ゼロトランジション電圧およびフルトランジション電圧はいずれも変動しない。したがって、使用環境が変化しない場合には、ゼロトランジション電圧およびフルトランジション電圧の誤差補正を一回おこない、それぞれの誤差分に相当するデジタル値を記憶しておけばよく、そのためのレジスタ５８が設けられている。
【００２３】
そして、ＡＶＲＨ側Ｄ／Ａコンバータ５４およびＡＶＲＬ側Ｄ／Ａコンバータ５５は、このレジスタ５８に格納されたそれぞれの誤差分に相当するデジタル値に基づいて、Ｈ側リファレンス電圧ＡＶＲＨの誤差補正電圧およびＬ側リファレンス電圧ＡＶＲＬの誤差補正電圧をＡ／Ｄコンバータ４に供給する。この場合、ＡＶＲＨ側Ｄ／Ａコンバータ５４およびＡＶＲＬ側Ｄ／Ａコンバータ５５へのデジタル値の供給元をデバイスバラツキ補正回路５３とレジスタ５８との間で切り替える第２および第３のスイッチＳＷ２，ＳＷ３が設けられている。このようにすれば、ゼロトランジション電圧およびフルトランジション電圧の誤差補正動作を常時おこなわずに済むため、高精度のデジタル変換値を迅速に得ることができる。
【００２４】
図６および図７は、それぞれ上述した構成のＡ／Ｄ変換装置５の誤差補正前および誤差補正後の特性について説明するための説明図である。誤差補正前は、図６に示すように、Ａ／Ｄコンバータ４のアナログ−デジタル変換特性について、ゼロトランジション電圧およびフルトランジション電圧の誤差に起因して実際の特性が理想特性からはずれる。そして、実際の特性に対して直線性誤差を見込み、さらにそれに総合誤差を見込むため、総合誤差が大きくなってしまう。それに対して、図７に示すように、誤差補正後は、ゼロトランジション電圧およびフルトランジション電圧の誤差がなくなるため、実際の特性が理想特性に一致し、そのため総合誤差が全体的に小さくなる。
【００２５】
高分解能対応回路５６は、図示省略するが、Ａ／Ｄ変換装置５をＡ／Ｄコンバータ４の分解能よりも高い分解能で動作させる場合の分解能を設定するためのカウンタ、および上位ビットの値を格納するレジスタを内蔵する。高分解能対応回路５６は、Ａ／Ｄコンバータ４のデジタル出力値に応じて、Ｈ側リファレンス電圧ＡＶＲＨとＬ側リファレンス電圧ＡＶＲＬとの差がそれまでの略半分、すなわち、Ｈ側リファレンス電圧ＡＶＲＨまたはＬ側リファレンス電圧ＡＶＲＬを変更する前と比較して略２分の１になるように、Ｈ側リファレンス電圧ＡＶＲＨおよびＬ側リファレンス電圧ＡＶＲＬを制御するためのデジタル値を、それぞれＡＶＲＨ側Ｄ／Ａコンバータ５４およびＡＶＲＬ側Ｄ／Ａコンバータ５５に出力する。
【００２６】
このとき、第２および第３のスイッチＳＷ２，ＳＷ３は、高分解能対応回路５６とＡＶＲＨ側Ｄ／Ａコンバータ５４およびＡＶＲＬ側Ｄ／Ａコンバータ５５とを接続する側に切り替えられる。ＡＶＲＨ側Ｄ／Ａコンバータ５４およびＡＶＲＬ側Ｄ／Ａコンバータ５５は、高分解能対応回路５６から供給されたデジタル値をアナログ電圧値に変換してそれぞれＡＶＲＨ入力端子４４およびＡＶＲＬ入力端子４５に供給する。
【００２７】
具体的には、まず、Ａ／Ｄコンバータ４は、Ｈ側リファレンス電圧ＡＶＲＨを電源電圧Ｖｃｃとし、Ｌ側リファレンス電圧ＡＶＲＬをＶｓｓ（０Ｖ）としてデジタル変換をおこなう。得られたＡ／Ｄ変換値は高分解能対応回路５６にフィードバックされ、得られたデジタル値が１／２Ｖｃｃ（（ＡＶＲＨ−ＡＶＲＬ）／２）に対応するデジタル値より小さいときは“０”が、対応するデジタル値以上であるときは“１”が、最上位の１ビットとして図示しない内部レジスタに格納される。そして、高分解能対応回路５６は、そのときのアナログ入力電圧が１／２Ｖｃｃ以上であるか１／２Ｖｃｃ以下であるかの判定をおこなう。
【００２８】
判定の結果、図８に示すように、１／２Ｖｃｃ以上であれば、高分解能対応回路５６は、ＡＶＲＬ側Ｄ／Ａコンバータ５５に適当なデジタル値を出力してＡＶＲＬ側Ｄ／Ａコンバータ５５の出力を制御する。それによって、Ｌ側リファレンス電圧ＡＶＲＬは１／２Ｖｃｃとなるので、Ｖｃｃと１／２Ｖｃｃとの間で２回目のＡ／Ｄ変換をおこなうことによって、倍分解能でのＡ／Ｄ変換をおこなうことになる。
【００２９】
一方、図９に示すように、アナログ入力電圧が１／２Ｖｃｃ以下であれば、高分解能対応回路５６は、ＡＶＲＨ側Ｄ／Ａコンバータ５４の出力を制御して、Ｈ側リファレンス電圧ＡＶＲＨを１／２Ｖｃｃとする。そして、１／２Ｖｃｃと０Ｖとの間で２回目のＡ／Ｄ変換をおこなうことによって、倍分解能でのＡ／Ｄ変換をおこなうことになる。２回目のＡ／Ｄ変換によって得られた値は、高分解能対応回路５６にフィードバックされ、得られたデジタル値が（ＡＶＲＨ−ＡＶＲＬ）／２に対応するデジタル値より小さいときは“０”が、対応するデジタル値以上であるときは“１”が、最上位の次の１ビットとして高分解能対応回路５６の図示しない内部レジスタに格納される。
【００３０】
このように、Ｈ側リファレンス電圧ＡＶＲＨとＬ側リファレンス電圧ＡＶＲＬとの差がそれまでの半分になるように変化させながら、高分解能対応回路５６内の図示しないカウンタがカウントアップするまでＡ／Ｄ変換を繰り返しおこない、最上位側から順に１ビットずつ値を得る。なお、高分解能対応回路５６内のカウンタは外部から設定可能な構成とする。
【００３１】
マージ回路５７は、高分解能対応回路５６内に格納したデジタル値を上位ビットの値とし、Ａ／Ｄコンバータ４でのデジタル変換値を下位ビットの値としてマージする。それによって、Ａ／Ｄ変換装置５全体の出力端子５９から所望のビット数のデジタル変換値が出力される。マージ回路５７は、高分解能動作をおこなわない場合、すなわちＡ／Ｄコンバータ４の本来の分解能により得られたデジタル値を出力する場合には、マージをおこなわずに、Ａ／Ｄコンバータ４のデジタル出力値をそのまま出力端子５９に出力する。
【００３２】
上述した実施の形態によれば、Ａ／Ｄコンバータ４にゼロトランジション電圧およびフルトランジション電圧を入力し、それぞれのデジタル変換値をデバイスバラツキ補正回路５３にフィードバックし、各トランジション電圧に対応するデジタル出力が得られるようにＨ側およびＬ側のリファレンス電圧ＡＶＲＨおよびＡＶＲＬを決定するため、フルトランジション電圧の誤差およびゼロトランジション電圧の誤差を補正することができ、Ａ／Ｄコンバータの精度を向上させることができる。また、Ａ／Ｄコンバータ４の精度のバラツキを補正するだけでなく、Ａ／Ｄコンバータ４のリファレンス電圧を周期的に補正することによってＡ／Ｄコンバータ４の経年変化を補正することができる。
【００３３】
また、上述した実施の形態によれば、Ａ／Ｄコンバータ４のデジタル出力を高分解能対応回路５６にフィードバックし、Ａ／Ｄコンバータ４へのアナログ入力電圧に応じてＨ側のリファレンス電圧ＡＶＲＨとＬ側のリファレンス電圧ＡＶＲＬとの差をそれまでの半分にして再度Ａ／Ｄ変換をおこなうことを繰り返すことによって上位ビットの値が得られ、その値にＡ／Ｄコンバータ４から出力された下位ビットの値をマージすることによって、Ａ／Ｄコンバータ４の本来の分解能を超えるビット数のデジタル変換値を得ることができる。したがって、所望の分解能でＡ／Ｄ変換をおこなうことができ、Ａ／Ｄコンバータの高分解能化を実現することができる。
【００３４】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、マージ回路５７に代えて、実施の形態のＡ／Ｄ変換装置がマイクロコントローラ等に内蔵される場合には、そのマイクロコントローラ等のマージ命令により、高分解能対応回路５６内に保持された上位ビットの値と、Ａ／Ｄコンバータ４から出力された下位ビットの値をマージするようにしてもよい。また、Ａ／Ｄコンバータ４を除く構成によりＡ／Ｄコンバータ用誤差補正装置を構成し、この補正装置とは別に作製されたＡ／Ｄコンバータに対して誤差補正をおこなうようにしてもよい。
【００３５】
【発明の効果】
本発明によれば、Ａ／Ｄコンバータにゼロトランジション電圧およびフルトランジション電圧を入力し、それぞれのデジタル変換値をデバイスバラツキ補正回路にフィードバックし、各トランジション電圧に対応するデジタル出力が得られるようにＨ側とＬ側のリファレンス電圧を決定するため、フルトランジション電圧の誤差およびゼロトランジション電圧の誤差を補正することができ、Ａ／Ｄコンバータの精度を向上させることができる。
【００３６】
また、本発明によれば、Ａ／Ｄコンバータのデジタル出力を高分解能対応回路にフィードバックし、Ａ／Ｄコンバータへのアナログ入力電圧に応じてＨ側のリファレンス電圧またはＬ側のリファレンス電圧を変化させてそれらの差をそれまでの半分にし、再度Ａ／Ｄ変換をおこなうことを所望の回数だけ繰り返すことによって得られた上位ビットの値と、Ａ／Ｄコンバータから出力された下位ビットの値とをマージして所望のビット数のデジタル変換値を得るため、所望の分解能でＡ／Ｄ変換をおこなうことができ、Ａ／Ｄコンバータの高分解能化を実現することができる。
【図面の簡単な説明】
【図１】本発明にかかる高精度のＡ／Ｄ変換装置の構成を示す原理図である。
【図２】本発明にかかる高分解能のＡ／Ｄ変換装置の構成を示す原理図である。
【図３】本発明の実施の形態にかかるＡ／Ｄ変換装置の構成の一例を示すブロック図である。
【図４】本発明の実施の形態にかかるＡ／Ｄ変換装置のＨ側リファレンス電圧ＡＶＲＨの誤差補正時の様子を示す模式図である。
【図５】本発明の実施の形態にかかるＡ／Ｄ変換装置のＬ側リファレンス電圧ＡＶＲＬの誤差補正時の様子を示す模式図である。
【図６】本発明の実施の形態にかかるＡ／Ｄ変換装置の誤差補正前の特性について説明するための説明図である。
【図７】本発明の実施の形態にかかるＡ／Ｄ変換装置の誤差補正後の特性について説明するための説明図である。
【図８】本発明の実施の形態にかかるＡ／Ｄ変換装置の高分解能動作時のリファレンス電圧の変化について説明するための説明図である。
【図９】本発明の実施の形態にかかるＡ／Ｄ変換装置の高分解能動作時のリファレンス電圧の変化について説明するための説明図である。
【図１０】従来の高精度のＡ／Ｄ変換装置の概略を示すブロック図である。
【図１１】従来の高精度のＡ／Ｄ変換装置の概略を示すブロック図である。
【符号の説明】
４ Ａ／Ｄコンバータ
５ Ａ／Ｄ変換装置
５３ デバイスバラツキ補正回路
５６ 高分解能対応回路
５７ マージ回路
５８ レジスタ
【発明の属する技術分野】
本発明は、チューニング機能を具えたＡ／Ｄ変換装置およびそのチューニング機能を実現するためのＡ／Ｄコンバータ用誤差補正装置に関する。
【０００２】
近年、アナログ信号をデジタル信号に変換し、デジタル信号の微小な変化量に基づいて細かい制御をおこなうシステムが増えている。このようなシステムでは、高精度のＡ／Ｄコンバータや高分解能のＡ／Ｄコンバータが必要となる。一般に、デバイスのテクノロジが進化して微細化すると、Ａ／Ｄコンバータ関連の基準トランジション電圧の制御が難しくなる。しかし、高精度のＡ／Ｄコンバータを作製するためには、この基準トランジション電圧のバラツキを抑える必要がある。
【０００３】
また、一般に、Ａ／Ｄコンバータの分解能は固定であり、同一のＡ／Ｄコンバータで種々の分解能を得ることはできない。そのため、高分解能のＡ／Ｄコンバータを作製するにあたっては、システムで要求される分解能のＡ／Ｄコンバータを分解能ごとに用意する必要がある。
【０００４】
【従来の技術】
図１０は、従来の高精度のデジタル変換値を得るためのＡ／Ｄ変換装置を示すブロック図である。このＡ／Ｄ変換装置は、図１０に示すように、アナログ入力電圧をアンプ１１により増幅した後にＡ／Ｄ変換回路１２によりＡ／Ｄ変換をおこない、得られたデジタル変換値をたとえば中央処理装置１３に供給する構成となっている。
【０００５】
図１１は、従来の高精度のデジタル変換値を得るためのＡ／Ｄ変換装置の他の構成を示すブロック図である。このＡ／Ｄ変換装置は、図１１に示すように、アナログ入力電圧値をＡ／Ｄ変換回路１６によりデジタル値に変換し、そのデジタル変換値に対して演算部１７において、レジスタ１８に格納された補正値を用いて誤差補正をおこない、デジタル出力値を得る構成となっている。ここで用いられているＡ／Ｄ変換回路１２，１６は、アナログ電圧比較回路として、分解能に応じたビット数分の抵抗やコンデンサを有する。
【０００６】
【発明が解決しようとする課題】
しかしながら、アナログ入力電圧を増幅した後にＡ／Ｄ変換する装置では、アンプ１１での増幅時にアナログ電圧値に誤差が生じるという問題点と、Ａ／Ｄ変換回路１２の基準トランジション電圧のバラツキに起因する誤差が生じるという問題点がある。
【０００７】
また、デジタル変換値に対して誤差補正の演算をおこなう装置では、デジタル変換値ごとに演算をおこなうため、誤差補正後のデータを得るまでに時間がかかるという問題点がある。また、Ａ／Ｄコンバータの分解能については、その作製時に搭載した抵抗やコンデンサの数によって分解能が決まるため、固定の分解能でしかＡ／Ｄ変換をおこなうことができず、同一の構成で種々の分解能を得ることはできない。
【０００８】
本発明は、上記問題点に鑑みてなされたものであって、アナログ入力電圧を増幅するアンプや誤差補正演算をおこなう演算回路が不要で、製品固有の基準トランジション電圧のバラツキによる誤差を補正する機能を具えたＡ／Ｄ変換装置を提供することを目的とする。
【０００９】
また、本発明は、製品固有の基準トランジション電圧のバラツキによる誤差を補正する機能を実現するためのＡ／Ｄコンバータ用誤差補正装置を提供することをも目的とする。さらに、本発明の他の目的は、Ａ／Ｄコンバータの高分解能化を実現するＡ／Ｄ変換装置を提供することである。
【００１０】
【課題を解決するための手段】
図１は、本発明にかかる高精度のＡ／Ｄ変換装置の構成を示す原理図である。このＡ／Ｄ変換装置では、図１に示すように、アナログ入力としてゼロトランジション電圧をＡ／Ｄコンバータ２１に入力し、そこでのデジタル変換値を帰還回路２２によりデバイスバラツキ補正回路２３にフィードバックする。同様にして、Ａ／Ｄコンバータ２１にフルトランジション電圧を入力し、そのときのＡ／Ｄ変換値をデバイスバラツキ補正回路２３にフィードバックする。そして、フルトランジション電圧の誤差分をフルトランジション電圧補正用のＤ／Ａコンバータ２４を介してアナログ電圧に変換し、それをＨ（ハイ）側リファレンス電圧ＡＶＲＨとしてＡ／Ｄコンバータ２１に供給する。
【００１１】
ゼロトランジション電圧の誤差分についても同様に、ゼロトランジション電圧補正用のＤ／Ａコンバータ２５によりゼロトランジション電圧の誤差分をアナログ変換した電圧をＬ（ロー）側リファレンス電圧ＡＶＲＬとしてＡ／Ｄコンバータ２１に供給する。このようにすれば、フルトランジション電圧の誤差およびゼロトランジション電圧の誤差を補正することができ、Ａ／Ｄコンバータ２１の精度を向上させることができる。
【００１２】
図２は、本発明にかかる高分解能のＡ／Ｄ変換装置の構成を示す原理図である。このＡ／Ｄ変換装置では、図２に示すように、まず、Ａ／Ｄコンバータ３１のＨ側リファレンス電圧ＡＶＲＨを電源電圧Ｖｃｃとし、Ｌ側リファレンス電圧ＡＶＲＬを０Ｖとして、Ａ／Ｄコンバータ３１においてアナログ入力電圧値をデジタル変換する。得られたＡ／Ｄ変換値を帰還回路３２により高分解能対応回路３６にフィードバックし、内部レジスタ等に格納するとともに、アナログ入力電圧が１／２Ｖｃｃ以上であるか１／２Ｖｃｃ以下であるかを判定する。
【００１３】
アナログ入力電圧が１／２Ｖｃｃ以上であれば、高分解能対応回路３６によりＡＶＲＬ調整用のＤ／Ａコンバータ３５の出力を制御してＬ側リファレンス電圧ＡＶＲＬを１／２Ｖｃｃに上げる。一方、アナログ入力電圧が１／２Ｖｃｃ以下であれば、高分解能対応回路３６によりＡＶＲＨ調整用のＤ／Ａコンバータ３４の出力を制御してＨ側リファレンス電圧ＡＶＲＨを１／２Ｖｃｃに下げる。このようにＨ側のリファレンス電圧ＡＶＲＨとＬ側のリファレンス電圧ＡＶＲＬとの差をそれまでの２分の１にした後に再度Ａ／Ｄ変換をおこなうことによって、倍分解能でのＡ／Ｄ変換が可能となる。
【００１４】
これを所望の回数だけ繰り返しおこない、高分解能対応回路３６内に格納した追加デジタル値を上位ビットの値とし、Ａ／Ｄコンバータ３１でのデジタル変換値を下位ビットの値としてマージ回路３７でマージして所望のビット数のデジタル変換値を得る。なお、倍分解能でのＡ／Ｄ変換の繰り返し数は高分解能対応回路３６内のカウンタなどで設定する。このようにすれば、所望の分解能でＡ／Ｄ変換をおこなうことができるので、Ａ／Ｄコンバータの高分解能化を実現することができる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図３は、本発明の実施の形態にかかるＡ／Ｄ変換装置５の構成の一例を示すブロック図である。このＡ／Ｄ変換装置５は、図３に示すように、Ａ／Ｄコンバータ４、帰還回路５２、デバイスバラツキ補正回路５３、ＡＶＲＨ側Ｄ／Ａコンバータ５４、ＡＶＲＬ側Ｄ／Ａコンバータ５５、高分解能対応回路５６、マージ回路５７、レジスタ５８、Ａ／Ｄ変換装置５全体の出力端子５９および３個のスイッチＳＷ１，ＳＷ２，ＳＷ３を有する。
【００１６】
Ａ／Ｄコンバータ４は、アナログ電圧が入力される入力端子４２、入力端子４２に入力されたアナログ入力電圧をＡ／Ｄ変換して得られたデジタル値を出力する出力端子４３、Ｈ側リファレンス電圧ＡＶＲＨが印加されるＡＶＲＨ入力端子４４、およびＬ側リファレンス電圧ＡＶＲＬが印加されるＡＶＲＬ入力端子４５を有する。Ａ／Ｄコンバータ４の入力端子４２はＡ／Ｄ変換装置５全体の入力端子となる。
【００１７】
帰還回路５２は、Ａ／Ｄコンバータ４のデジタル出力値をデバイスバラツキ補正回路５３または高分解能対応回路５６にフィードバックする。帰還回路５２の途中には第１のスイッチＳＷ１が設けられている。このスイッチＳＷ１は、Ａ／Ｄコンバータ４の誤差補正をおこなう場合、またはＡ／Ｄ変換装置５をＡ／Ｄコンバータ４の分解能よりも高い分解能で動作させる場合に閉じる。Ａ／Ｄコンバータ４を誤差補正後に通常の分解能、すなわちＡ／Ｄコンバータ４の本来の分解能で動作させる場合には、第１のスイッチＳＷ１は開放となる。
【００１８】
デバイスバラツキ補正回路５３は、Ａ／Ｄコンバータ４の誤差補正時に、Ａ／Ｄコンバータ４からフィードバックされてきたＡ／Ｄコンバータ４のデジタル出力値と、入力端子４２を介してＡ／Ｄコンバータ４に入力されたアナログ入力電圧値に対応するデジタル値とを比較する。そして、デバイスバラツキ補正回路５３はそれらの差分、すなわち誤差に相当するデジタル値をＡＶＲＨ側Ｄ／Ａコンバータ５４またはＡＶＲＬ側Ｄ／Ａコンバータ５５に出力する。
【００１９】
Ａ／Ｄコンバータ４の誤差補正時のアナログ入力電圧については、特に限定しないが、たとえばフルトランジション電圧とゼロトランジション電圧であるのが適当である。Ａ／Ｄコンバータ４にフルトランジション電圧を入力して誤差補正をおこなった場合、Ａ／Ｄコンバータ４のデジタル出力値とフルトランジション電圧に対応する値との差分に対応するデジタル値はＡＶＲＨ側Ｄ／Ａコンバータ５４に出力される。また、アナログ入力電圧がゼロトランジション電圧である場合には、Ａ／Ｄコンバータ４のデジタル出力値とゼロトランジション電圧に対応する値との差分に対応するデジタル値はＡＶＲＬ側Ｄ／Ａコンバータ５５に出力される。
【００２０】
ＡＶＲＨ側Ｄ／Ａコンバータ５４およびＡＶＲＬ側Ｄ／Ａコンバータ５５は、デバイスバラツキ補正回路５３から供給された誤差に相当するデジタル値をアナログ電圧値に変換する。ＡＶＲＨ側Ｄ／Ａコンバータ５４から出力されたアナログ電圧は、Ｈ側リファレンス電圧ＡＶＲＨの誤差補正分としてＡＶＲＨ入力端子４４に供給される。一方、ＡＶＲＬ側Ｄ／Ａコンバータ５５から出力されたアナログ電圧は、Ｌ側リファレンス電圧ＡＶＲＬの誤差補正分としてＡＶＲＬ入力端子４５に供給される。
【００２１】
つまり、図４に示すように、フルトランジション電圧の誤差分はＨ側リファレンス電圧ＡＶＲＨの制御により補正され、一方、ゼロトランジション電圧の誤差分は、図５に示すように、Ｌ側リファレンス電圧ＡＶＲＬの制御により補正される。図４および図５に示すように、フルトランジション電圧の補正時にはゼロトランジション電圧に依存せず、また、ゼロトランジション電圧の補正時にはフルトランジション電圧に依存しない。
【００２２】
ここで、ゼロトランジション電圧およびフルトランジション電圧は製品に依存するため、Ａ／Ｄコンバータ４の使用環境が変化しない場合には、ゼロトランジション電圧およびフルトランジション電圧はいずれも変動しない。したがって、使用環境が変化しない場合には、ゼロトランジション電圧およびフルトランジション電圧の誤差補正を一回おこない、それぞれの誤差分に相当するデジタル値を記憶しておけばよく、そのためのレジスタ５８が設けられている。
【００２３】
そして、ＡＶＲＨ側Ｄ／Ａコンバータ５４およびＡＶＲＬ側Ｄ／Ａコンバータ５５は、このレジスタ５８に格納されたそれぞれの誤差分に相当するデジタル値に基づいて、Ｈ側リファレンス電圧ＡＶＲＨの誤差補正電圧およびＬ側リファレンス電圧ＡＶＲＬの誤差補正電圧をＡ／Ｄコンバータ４に供給する。この場合、ＡＶＲＨ側Ｄ／Ａコンバータ５４およびＡＶＲＬ側Ｄ／Ａコンバータ５５へのデジタル値の供給元をデバイスバラツキ補正回路５３とレジスタ５８との間で切り替える第２および第３のスイッチＳＷ２，ＳＷ３が設けられている。このようにすれば、ゼロトランジション電圧およびフルトランジション電圧の誤差補正動作を常時おこなわずに済むため、高精度のデジタル変換値を迅速に得ることができる。
【００２４】
図６および図７は、それぞれ上述した構成のＡ／Ｄ変換装置５の誤差補正前および誤差補正後の特性について説明するための説明図である。誤差補正前は、図６に示すように、Ａ／Ｄコンバータ４のアナログ−デジタル変換特性について、ゼロトランジション電圧およびフルトランジション電圧の誤差に起因して実際の特性が理想特性からはずれる。そして、実際の特性に対して直線性誤差を見込み、さらにそれに総合誤差を見込むため、総合誤差が大きくなってしまう。それに対して、図７に示すように、誤差補正後は、ゼロトランジション電圧およびフルトランジション電圧の誤差がなくなるため、実際の特性が理想特性に一致し、そのため総合誤差が全体的に小さくなる。
【００２５】
高分解能対応回路５６は、図示省略するが、Ａ／Ｄ変換装置５をＡ／Ｄコンバータ４の分解能よりも高い分解能で動作させる場合の分解能を設定するためのカウンタ、および上位ビットの値を格納するレジスタを内蔵する。高分解能対応回路５６は、Ａ／Ｄコンバータ４のデジタル出力値に応じて、Ｈ側リファレンス電圧ＡＶＲＨとＬ側リファレンス電圧ＡＶＲＬとの差がそれまでの略半分、すなわち、Ｈ側リファレンス電圧ＡＶＲＨまたはＬ側リファレンス電圧ＡＶＲＬを変更する前と比較して略２分の１になるように、Ｈ側リファレンス電圧ＡＶＲＨおよびＬ側リファレンス電圧ＡＶＲＬを制御するためのデジタル値を、それぞれＡＶＲＨ側Ｄ／Ａコンバータ５４およびＡＶＲＬ側Ｄ／Ａコンバータ５５に出力する。
【００２６】
このとき、第２および第３のスイッチＳＷ２，ＳＷ３は、高分解能対応回路５６とＡＶＲＨ側Ｄ／Ａコンバータ５４およびＡＶＲＬ側Ｄ／Ａコンバータ５５とを接続する側に切り替えられる。ＡＶＲＨ側Ｄ／Ａコンバータ５４およびＡＶＲＬ側Ｄ／Ａコンバータ５５は、高分解能対応回路５６から供給されたデジタル値をアナログ電圧値に変換してそれぞれＡＶＲＨ入力端子４４およびＡＶＲＬ入力端子４５に供給する。
【００２７】
具体的には、まず、Ａ／Ｄコンバータ４は、Ｈ側リファレンス電圧ＡＶＲＨを電源電圧Ｖｃｃとし、Ｌ側リファレンス電圧ＡＶＲＬをＶｓｓ（０Ｖ）としてデジタル変換をおこなう。得られたＡ／Ｄ変換値は高分解能対応回路５６にフィードバックされ、得られたデジタル値が１／２Ｖｃｃ（（ＡＶＲＨ−ＡＶＲＬ）／２）に対応するデジタル値より小さいときは“０”が、対応するデジタル値以上であるときは“１”が、最上位の１ビットとして図示しない内部レジスタに格納される。そして、高分解能対応回路５６は、そのときのアナログ入力電圧が１／２Ｖｃｃ以上であるか１／２Ｖｃｃ以下であるかの判定をおこなう。
【００２８】
判定の結果、図８に示すように、１／２Ｖｃｃ以上であれば、高分解能対応回路５６は、ＡＶＲＬ側Ｄ／Ａコンバータ５５に適当なデジタル値を出力してＡＶＲＬ側Ｄ／Ａコンバータ５５の出力を制御する。それによって、Ｌ側リファレンス電圧ＡＶＲＬは１／２Ｖｃｃとなるので、Ｖｃｃと１／２Ｖｃｃとの間で２回目のＡ／Ｄ変換をおこなうことによって、倍分解能でのＡ／Ｄ変換をおこなうことになる。
【００２９】
一方、図９に示すように、アナログ入力電圧が１／２Ｖｃｃ以下であれば、高分解能対応回路５６は、ＡＶＲＨ側Ｄ／Ａコンバータ５４の出力を制御して、Ｈ側リファレンス電圧ＡＶＲＨを１／２Ｖｃｃとする。そして、１／２Ｖｃｃと０Ｖとの間で２回目のＡ／Ｄ変換をおこなうことによって、倍分解能でのＡ／Ｄ変換をおこなうことになる。２回目のＡ／Ｄ変換によって得られた値は、高分解能対応回路５６にフィードバックされ、得られたデジタル値が（ＡＶＲＨ−ＡＶＲＬ）／２に対応するデジタル値より小さいときは“０”が、対応するデジタル値以上であるときは“１”が、最上位の次の１ビットとして高分解能対応回路５６の図示しない内部レジスタに格納される。
【００３０】
このように、Ｈ側リファレンス電圧ＡＶＲＨとＬ側リファレンス電圧ＡＶＲＬとの差がそれまでの半分になるように変化させながら、高分解能対応回路５６内の図示しないカウンタがカウントアップするまでＡ／Ｄ変換を繰り返しおこない、最上位側から順に１ビットずつ値を得る。なお、高分解能対応回路５６内のカウンタは外部から設定可能な構成とする。
【００３１】
マージ回路５７は、高分解能対応回路５６内に格納したデジタル値を上位ビットの値とし、Ａ／Ｄコンバータ４でのデジタル変換値を下位ビットの値としてマージする。それによって、Ａ／Ｄ変換装置５全体の出力端子５９から所望のビット数のデジタル変換値が出力される。マージ回路５７は、高分解能動作をおこなわない場合、すなわちＡ／Ｄコンバータ４の本来の分解能により得られたデジタル値を出力する場合には、マージをおこなわずに、Ａ／Ｄコンバータ４のデジタル出力値をそのまま出力端子５９に出力する。
【００３２】
上述した実施の形態によれば、Ａ／Ｄコンバータ４にゼロトランジション電圧およびフルトランジション電圧を入力し、それぞれのデジタル変換値をデバイスバラツキ補正回路５３にフィードバックし、各トランジション電圧に対応するデジタル出力が得られるようにＨ側およびＬ側のリファレンス電圧ＡＶＲＨおよびＡＶＲＬを決定するため、フルトランジション電圧の誤差およびゼロトランジション電圧の誤差を補正することができ、Ａ／Ｄコンバータの精度を向上させることができる。また、Ａ／Ｄコンバータ４の精度のバラツキを補正するだけでなく、Ａ／Ｄコンバータ４のリファレンス電圧を周期的に補正することによってＡ／Ｄコンバータ４の経年変化を補正することができる。
【００３３】
また、上述した実施の形態によれば、Ａ／Ｄコンバータ４のデジタル出力を高分解能対応回路５６にフィードバックし、Ａ／Ｄコンバータ４へのアナログ入力電圧に応じてＨ側のリファレンス電圧ＡＶＲＨとＬ側のリファレンス電圧ＡＶＲＬとの差をそれまでの半分にして再度Ａ／Ｄ変換をおこなうことを繰り返すことによって上位ビットの値が得られ、その値にＡ／Ｄコンバータ４から出力された下位ビットの値をマージすることによって、Ａ／Ｄコンバータ４の本来の分解能を超えるビット数のデジタル変換値を得ることができる。したがって、所望の分解能でＡ／Ｄ変換をおこなうことができ、Ａ／Ｄコンバータの高分解能化を実現することができる。
【００３４】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、マージ回路５７に代えて、実施の形態のＡ／Ｄ変換装置がマイクロコントローラ等に内蔵される場合には、そのマイクロコントローラ等のマージ命令により、高分解能対応回路５６内に保持された上位ビットの値と、Ａ／Ｄコンバータ４から出力された下位ビットの値をマージするようにしてもよい。また、Ａ／Ｄコンバータ４を除く構成によりＡ／Ｄコンバータ用誤差補正装置を構成し、この補正装置とは別に作製されたＡ／Ｄコンバータに対して誤差補正をおこなうようにしてもよい。
【００３５】
【発明の効果】
本発明によれば、Ａ／Ｄコンバータにゼロトランジション電圧およびフルトランジション電圧を入力し、それぞれのデジタル変換値をデバイスバラツキ補正回路にフィードバックし、各トランジション電圧に対応するデジタル出力が得られるようにＨ側とＬ側のリファレンス電圧を決定するため、フルトランジション電圧の誤差およびゼロトランジション電圧の誤差を補正することができ、Ａ／Ｄコンバータの精度を向上させることができる。
【００３６】
また、本発明によれば、Ａ／Ｄコンバータのデジタル出力を高分解能対応回路にフィードバックし、Ａ／Ｄコンバータへのアナログ入力電圧に応じてＨ側のリファレンス電圧またはＬ側のリファレンス電圧を変化させてそれらの差をそれまでの半分にし、再度Ａ／Ｄ変換をおこなうことを所望の回数だけ繰り返すことによって得られた上位ビットの値と、Ａ／Ｄコンバータから出力された下位ビットの値とをマージして所望のビット数のデジタル変換値を得るため、所望の分解能でＡ／Ｄ変換をおこなうことができ、Ａ／Ｄコンバータの高分解能化を実現することができる。
【図面の簡単な説明】
【図１】本発明にかかる高精度のＡ／Ｄ変換装置の構成を示す原理図である。
【図２】本発明にかかる高分解能のＡ／Ｄ変換装置の構成を示す原理図である。
【図３】本発明の実施の形態にかかるＡ／Ｄ変換装置の構成の一例を示すブロック図である。
【図４】本発明の実施の形態にかかるＡ／Ｄ変換装置のＨ側リファレンス電圧ＡＶＲＨの誤差補正時の様子を示す模式図である。
【図５】本発明の実施の形態にかかるＡ／Ｄ変換装置のＬ側リファレンス電圧ＡＶＲＬの誤差補正時の様子を示す模式図である。
【図６】本発明の実施の形態にかかるＡ／Ｄ変換装置の誤差補正前の特性について説明するための説明図である。
【図７】本発明の実施の形態にかかるＡ／Ｄ変換装置の誤差補正後の特性について説明するための説明図である。
【図８】本発明の実施の形態にかかるＡ／Ｄ変換装置の高分解能動作時のリファレンス電圧の変化について説明するための説明図である。
【図９】本発明の実施の形態にかかるＡ／Ｄ変換装置の高分解能動作時のリファレンス電圧の変化について説明するための説明図である。
【図１０】従来の高精度のＡ／Ｄ変換装置の概略を示すブロック図である。
【図１１】従来の高精度のＡ／Ｄ変換装置の概略を示すブロック図である。
【符号の説明】
４ Ａ／Ｄコンバータ
５ Ａ／Ｄ変換装置
５３ デバイスバラツキ補正回路
５６ 高分解能対応回路
５７ マージ回路
５８ レジスタ
Claims (5)
- アナログ入力電圧値をデジタル値に変換するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータのデジタル出力値に対応した所定の１ビット分のデジタル値を保持するとともに、前記デジタル出力値に基づいて前記Ａ／Ｄコンバータのハイ側リファレンス電圧を下げるか、またはロー側リファレンス電圧を上げることによって、ハイ側リファレンス電圧とロー側リファレンス電圧との電圧差を、前記Ａ／Ｄコンバータのハイ側リファレンス電圧を下げるかまたはロー側リファレンス電圧を上げる前の電圧差の略２分の１にする高分解能対応回路と、
を具備することを特徴とするＡ／Ｄ変換装置。 - 前記高分解能対応回路に保持されたデジタル値を上位ビットの値とし、前記Ａ／Ｄコンバータから出力されたデジタル値を下位ビットの値として、前記二つのデジタル値をマージするマージ回路をさらに具備することを特徴とする請求項１に記載のＡ／Ｄ変換装置。
- アナログ入力電圧値をデジタル値に変換するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータの特定のアナログ入力電圧値を変換したデジタル出力値を、前記特定のアナログ入力電圧値に相当するデジタル値に一致させるように、前記Ａ／Ｄコンバータのハイ側リファレンス電圧およびロー側リファレンス電圧を制御するデバイスバラツキ補正回路と、
前記Ａ／Ｄコンバータのデジタル出力値に対応した所定の１ビット分のデジタル値を保持するとともに、前記デジタル出力値に基づいて前記Ａ／Ｄコンバータのハイ側リファレンス電圧を下げるか、またはロー側リファレンス電圧を上げることによって、ハイ側リファレンス電圧とロー側リファレンス電圧との電圧差を、前記Ａ／Ｄコンバータのハイ側リファレンス電圧を下げるかまたはロー側リファレンス電圧を上げる前の電圧差の略２分の１にする高分解能対応回路と、
を具備することを特徴とするＡ／Ｄ変換装置。 - 前記Ａ／Ｄコンバータのハイ側リファレンス電圧およびロー側リファレンス電圧の調整量を保持するレジスタをさらに有することを特徴とする請求項３に記載のＡ／Ｄ変換装置。
- 前記高分解能対応回路に保持されたデジタル値を上位ビットの値とし、前記Ａ／Ｄコンバータから出力されたデジタル値を下位ビットの値として、それら二つのデジタル値をマージするマージ回路をさらに具備することを特徴とする請求項３または４に記載のＡ／Ｄ変換装置。
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| DE102015216651B4 (de) * | 2015-09-01 | 2019-03-28 | Ifm Electronic Gmbh | Induktiver Näherungsschalter mit einem Mikrocontroller |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001069004A (ja) * | 1999-08-25 | 2001-03-16 | Sharp Corp | 電子機器および電子機器の補正方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4549165A (en) * | 1984-06-22 | 1985-10-22 | Rockwell International Corporation | Dynamic voltage reference apparatus for A/D converters |
| US5034745A (en) * | 1986-08-29 | 1991-07-23 | Bct Spectrum Inc. | Data acquisition with vernier control |
| JPS6467034A (en) * | 1987-09-08 | 1989-03-13 | Toshiba Corp | Serial-parallel type a/d converting device |
| JP2678006B2 (ja) * | 1988-03-04 | 1997-11-17 | 松下電器産業株式会社 | 自動利得制御装置 |
| US5592167A (en) * | 1994-10-19 | 1997-01-07 | Exar Corporation | Analog-digital converter using current controlled voltage reference |
| US5675339A (en) * | 1995-07-31 | 1997-10-07 | Harris Corporation | A/D reference level adjustment circuit to maintain optimum dynamic range at the A/D |
| US5793319A (en) * | 1996-11-29 | 1998-08-11 | Ricoh Company, Ltd. | Analog to digital linearizing apparatus, system and method |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001069004A (ja) * | 1999-08-25 | 2001-03-16 | Sharp Corp | 電子機器および電子機器の補正方法 |
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