JPH10312338A - メモリ制御装置、及びメモリ制御方法 - Google Patents
メモリ制御装置、及びメモリ制御方法Info
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- JPH10312338A JPH10312338A JP9122163A JP12216397A JPH10312338A JP H10312338 A JPH10312338 A JP H10312338A JP 9122163 A JP9122163 A JP 9122163A JP 12216397 A JP12216397 A JP 12216397A JP H10312338 A JPH10312338 A JP H10312338A
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Abstract
(57)【要約】
【課題】 ＣＰＵがアクセスする主記憶（物理メモリ）
へのデータの読み込み書き込みの制御を行うメモリ制御
装置において、上記メモリ制御装置を備えたコンピュー
タに障害が発生した時、障害からの回復を図ることが可
能なメモリ制御装置及びメモリ制御方法を提供するこ
と。 【解決手段】 仮想アドレス２から物理アドレス２にア
ドレス変換する際に、ページテーブルウォーク処理４０
により、プライマリ、シャドウの二つの物理アドレス２
を生成し物理メモリに書き込むデータを二重化して、障
害発生時に、有効なデータが残っている方を使用するこ
とで障害からの回復を図ることが可能となる。
へのデータの読み込み書き込みの制御を行うメモリ制御
装置において、上記メモリ制御装置を備えたコンピュー
タに障害が発生した時、障害からの回復を図ることが可
能なメモリ制御装置及びメモリ制御方法を提供するこ
と。 【解決手段】 仮想アドレス２から物理アドレス２にア
ドレス変換する際に、ページテーブルウォーク処理４０
により、プライマリ、シャドウの二つの物理アドレス２
を生成し物理メモリに書き込むデータを二重化して、障
害発生時に、有効なデータが残っている方を使用するこ
とで障害からの回復を図ることが可能となる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵがアクセス
する主記憶（物理メモリ）へのデータの読み込み／書き
込みの制御を行うメモリ制御装置において、物理メモリ
に書き込むデータを二重化し、上記メモリ制御装置を備
えたコンピュータに障害が発生した時、有効なデータが
残っている物理メモリからデータを読み出して障害から
の回復を図ることが可能なメモリ制御装置、及びメモリ
制御方法に関する。
する主記憶（物理メモリ）へのデータの読み込み／書き
込みの制御を行うメモリ制御装置において、物理メモリ
に書き込むデータを二重化し、上記メモリ制御装置を備
えたコンピュータに障害が発生した時、有効なデータが
残っている物理メモリからデータを読み出して障害から
の回復を図ることが可能なメモリ制御装置、及びメモリ
制御方法に関する。
【０００２】
【従来の技術】従来、通常、パーソナルコンピュータ等
のコンピュータにおいては、ＣＰＵは主記憶（物理メモ
リ）の制御を管理し、ハードディスク等を物理メモリの
ように見せかけ、物理メモリの容量を超える仮想的なメ
モリ空間を定義し、物理メモリの容量以上のメモリを利
用可能としている。上記仮想メモリ空間上のアドレスを
仮想アドレスとし、この仮想アドレス空間にアクセスす
る場合は、仮想アドレスを実際の物理メモリ上のアドレ
スである物理アドレスに変換して処理を行っている。
のコンピュータにおいては、ＣＰＵは主記憶（物理メモ
リ）の制御を管理し、ハードディスク等を物理メモリの
ように見せかけ、物理メモリの容量を超える仮想的なメ
モリ空間を定義し、物理メモリの容量以上のメモリを利
用可能としている。上記仮想メモリ空間上のアドレスを
仮想アドレスとし、この仮想アドレス空間にアクセスす
る場合は、仮想アドレスを実際の物理メモリ上のアドレ
スである物理アドレスに変換して処理を行っている。
【０００３】ここで、ＣＰＵと主記憶を備えたコンピュ
ータに障害が発生した場合、従来、一つの仮想アドレス
に対応する物理アドレスは一つであるから、障害の発生
した物理アドレスに対応した部分のメモリは読み込みま
たは書き込みが不能となり、障害からの回復を実行する
ことが困難であった。
ータに障害が発生した場合、従来、一つの仮想アドレス
に対応する物理アドレスは一つであるから、障害の発生
した物理アドレスに対応した部分のメモリは読み込みま
たは書き込みが不能となり、障害からの回復を実行する
ことが困難であった。
【０００４】
【発明が解決しようとする課題】上述したように、ＣＰ
Ｕと主記憶を備えたコンピュータに障害が発生した場
合、一つの仮想アドレスに対応する物理アドレスは一つ
であるから、障害の発生した物理アドレスに対応した部
分のメモリは読み込みまたは書き込みが不能となり、障
害からの回復を実行することが困難であった。
Ｕと主記憶を備えたコンピュータに障害が発生した場
合、一つの仮想アドレスに対応する物理アドレスは一つ
であるから、障害の発生した物理アドレスに対応した部
分のメモリは読み込みまたは書き込みが不能となり、障
害からの回復を実行することが困難であった。
【０００５】そこで、本発明は城は事情を考慮して成さ
れたもので、上記不具合を解消し、物理メモリへの書き
込みの際に１つの仮想アドレスに対して２つの物理アド
レスを対応させ書き込むこと、または指定された物理ア
ドレスに書き込む際にこの指定された物理アドレスにオ
フセット値を加算して生成した物理アドレスにも書き込
むことによって、メモリを二重化し、障害が発生した場
合でも有効なデータが残っているメモリにアクセスする
ことで障害からの回復を図ることを目的としたメモリ制
御装置、及びメモリ制御方法を提案する。
れたもので、上記不具合を解消し、物理メモリへの書き
込みの際に１つの仮想アドレスに対して２つの物理アド
レスを対応させ書き込むこと、または指定された物理ア
ドレスに書き込む際にこの指定された物理アドレスにオ
フセット値を加算して生成した物理アドレスにも書き込
むことによって、メモリを二重化し、障害が発生した場
合でも有効なデータが残っているメモリにアクセスする
ことで障害からの回復を図ることを目的としたメモリ制
御装置、及びメモリ制御方法を提案する。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するため、以下の通りとした。
成するため、以下の通りとした。
【０００７】（１）本発明は、ＣＰＵとこのＣＰＵが制
御する物理メモリと上記ＣＰＵの指示により仮想アドレ
スを物理アドレスに変換し上記物理メモリへの読み書き
を行うアドレス変換装置とを備えたメモリ制御装置にお
いて、上記アドレス変換装置は、上記ＣＰＵが指定する
仮想アドレスを物理アドレスに変換する際メモリを二重
化構成にするかしないかの二重化構成情報が格納された
ステータス格納手段と、上記仮想アドレスを物理アドレ
スに変換した変換結果情報を格納するアドレス変換結果
格納手段と、上記仮想アドレスをアドレス変換する前に
上記変換結果情報に基づき上記仮想アドレスに該当する
変換結果情報があるかどうかを検索するアドレス変換結
果検索手段と、上記二重化構成情報が二重化構成を指示
する場合一つの仮想アドレスに二つの物理アドレスを対
応させるアドレス対応手段とを備え、上記二重化構成情
報が二重化構成を指示している場合の上記ＣＰＵから上
記物理メモリへ書き込み処理の際に、上記アドレス変換
結果検索手段は、上記書き込み処理の仮想アドレスを物
理アドレスに変換する際にこの仮想アドレスに該当する
変換結果情報がある場合、上記該当する変換結果情報が
二つある時は変換を終了し上記物理メモリに書き込み、
上記該当する変換結果情報が一つの時は上記アドレス対
応手段により上記仮想アドレスに二つの物理アドレスを
対応させ上記物理メモリに書き込み、上記仮想アドレス
に該当する変換結果情報が無い場合、上記アドレス対応
手段により上記仮想アドレスに二つの物理アドレスを対
応させ上記物理メモリに書き込み、上記ＣＰＵから物理
メモリへの読み込み処理の際に、上記アドレス変換結果
検索手段は、上記読み込み処理の仮想アドレスを物理ア
ドレスに変換する際にこの仮想アドレスに該当する変換
結果情報がある場合、上記該当する変換結果情報が一つ
の時はこの変換結果情報に基づきアドレス変換し上記物
理メモリから読み込み、上記該当する変換結果情報が二
つの場合は任意の一方の変換結果情報に基づきアドレス
変換し上記物理メモリから読み込むことを特徴とする。
御する物理メモリと上記ＣＰＵの指示により仮想アドレ
スを物理アドレスに変換し上記物理メモリへの読み書き
を行うアドレス変換装置とを備えたメモリ制御装置にお
いて、上記アドレス変換装置は、上記ＣＰＵが指定する
仮想アドレスを物理アドレスに変換する際メモリを二重
化構成にするかしないかの二重化構成情報が格納された
ステータス格納手段と、上記仮想アドレスを物理アドレ
スに変換した変換結果情報を格納するアドレス変換結果
格納手段と、上記仮想アドレスをアドレス変換する前に
上記変換結果情報に基づき上記仮想アドレスに該当する
変換結果情報があるかどうかを検索するアドレス変換結
果検索手段と、上記二重化構成情報が二重化構成を指示
する場合一つの仮想アドレスに二つの物理アドレスを対
応させるアドレス対応手段とを備え、上記二重化構成情
報が二重化構成を指示している場合の上記ＣＰＵから上
記物理メモリへ書き込み処理の際に、上記アドレス変換
結果検索手段は、上記書き込み処理の仮想アドレスを物
理アドレスに変換する際にこの仮想アドレスに該当する
変換結果情報がある場合、上記該当する変換結果情報が
二つある時は変換を終了し上記物理メモリに書き込み、
上記該当する変換結果情報が一つの時は上記アドレス対
応手段により上記仮想アドレスに二つの物理アドレスを
対応させ上記物理メモリに書き込み、上記仮想アドレス
に該当する変換結果情報が無い場合、上記アドレス対応
手段により上記仮想アドレスに二つの物理アドレスを対
応させ上記物理メモリに書き込み、上記ＣＰＵから物理
メモリへの読み込み処理の際に、上記アドレス変換結果
検索手段は、上記読み込み処理の仮想アドレスを物理ア
ドレスに変換する際にこの仮想アドレスに該当する変換
結果情報がある場合、上記該当する変換結果情報が一つ
の時はこの変換結果情報に基づきアドレス変換し上記物
理メモリから読み込み、上記該当する変換結果情報が二
つの場合は任意の一方の変換結果情報に基づきアドレス
変換し上記物理メモリから読み込むことを特徴とする。
【０００８】このような構成によれば、一つの仮想アド
レスに対して二つの物理アドレスを対応させてメモリに
書き込むことで、上記メモリ制御装置を備えたコンピュ
ータ等に障害が発生したときに、問題のない物理アドレ
スに対応したメモリの方を使用することで、障害からの
回復を図ることが可能となる。
レスに対して二つの物理アドレスを対応させてメモリに
書き込むことで、上記メモリ制御装置を備えたコンピュ
ータ等に障害が発生したときに、問題のない物理アドレ
スに対応したメモリの方を使用することで、障害からの
回復を図ることが可能となる。
【０００９】（２）本発明は、ＣＰＵとこのＣＰＵが制
御する物理メモリとを備え上記ＣＰＵの指示により上記
物理メモリへ指定の物理アドレスに基づき読み書きを行
うメモリ制御装置において、上記物理メモリを二重化構
成とするかしないかの二重化構成情報を格納するステー
タス格納手段と、上記物理メモリを二重化構成とする為
に予め設定したオフセット値を格納するオフセット格納
手段と、上記二重化構成情報が二重化構成を指示してい
る場合、指定の物理アドレスに上記オフセット値を加算
した物理アドレスであるオフセット物理アドレスを生成
するアドレス生成手段と、上記二重化構成情報が二重化
構成を指示している場合、上記物理メモリへの書き込み
処理の際指定の物理アドレス及びオフセット物理アドレ
スの二つのアドレスへ書き込みを行う書き込み手段と、
上記二重化構成情報が二重化構成を指示している場合、
上記物理メモリへの読み込み処理の際指定の物理アドレ
スから読み込むを行う読み込み手段とを備えたことを特
徴とする。
御する物理メモリとを備え上記ＣＰＵの指示により上記
物理メモリへ指定の物理アドレスに基づき読み書きを行
うメモリ制御装置において、上記物理メモリを二重化構
成とするかしないかの二重化構成情報を格納するステー
タス格納手段と、上記物理メモリを二重化構成とする為
に予め設定したオフセット値を格納するオフセット格納
手段と、上記二重化構成情報が二重化構成を指示してい
る場合、指定の物理アドレスに上記オフセット値を加算
した物理アドレスであるオフセット物理アドレスを生成
するアドレス生成手段と、上記二重化構成情報が二重化
構成を指示している場合、上記物理メモリへの書き込み
処理の際指定の物理アドレス及びオフセット物理アドレ
スの二つのアドレスへ書き込みを行う書き込み手段と、
上記二重化構成情報が二重化構成を指示している場合、
上記物理メモリへの読み込み処理の際指定の物理アドレ
スから読み込むを行う読み込み手段とを備えたことを特
徴とする。
【００１０】このような構成によれば、物理アドレスに
基づき物理メモリに書き込む際に上記物理アドレスとこ
の物理アドレスにオフセット値を加算した物理アドレス
の二つの物理アドレスに対して書き込みを行うことで、
上記メモリ制御装置を備えたコンピュータ等に障害が発
生したときに、問題のない物理アドレスに対応したメモ
リの方を使用することで、障害からの回復を図ることが
可能となる。
基づき物理メモリに書き込む際に上記物理アドレスとこ
の物理アドレスにオフセット値を加算した物理アドレス
の二つの物理アドレスに対して書き込みを行うことで、
上記メモリ制御装置を備えたコンピュータ等に障害が発
生したときに、問題のない物理アドレスに対応したメモ
リの方を使用することで、障害からの回復を図ることが
可能となる。
【００１１】
【発明の実施の形態】以下、図面を用いて本発明の実施
形態を説明する。
形態を説明する。
【００１２】（第一の実施の形態）以下に第一の実施の
形態を詳細に説明する。図１は、本実施の形態のアドレ
ス変換装置の概略を示す図である。
形態を詳細に説明する。図１は、本実施の形態のアドレ
ス変換装置の概略を示す図である。
【００１３】アドレス変換装置１は、仮想アドレス２を
物理アドレス３に変換する装置である。
物理アドレス３に変換する装置である。
【００１４】ステータスレジスタ１０は、メモリを二重
化構成をするかしないかを指示し、１が二重化構成にす
る、０が二重化構成にしないことを表すとする。
化構成をするかしないかを指示し、１が二重化構成にす
る、０が二重化構成にしないことを表すとする。
【００１５】２０は過去のアドレス変換の結果がキャッ
シュしてあるＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏ
ｋａｓｉｄｅ Ｂｕｆｆｅｒ）である。
シュしてあるＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏ
ｋａｓｉｄｅ Ｂｕｆｆｅｒ）である。
【００１６】３０はアドレス変換に先立ち、ＴＬＢに該
当するエントリがあるかどうかを検索するＴＬＢ検索処
理を示す。
当するエントリがあるかどうかを検索するＴＬＢ検索処
理を示す。
【００１７】４０はアドレス変換の為にメモリ上のペー
ジテープルを検索するテーブルウォーク処理を表す。
ジテープルを検索するテーブルウォーク処理を表す。
【００１８】図２に、ページテーブルウォーク処理４０
で検索するページテーブルのデータ構造例を示す。仮想
アドレスの形式を５０とし、一段目の変換を６０、二段
目の変換を７０、７１のページテープルで行い、８０、
８１のページフレームが対応するとする。
で検索するページテーブルのデータ構造例を示す。仮想
アドレスの形式を５０とし、一段目の変換を６０、二段
目の変換を７０、７１のページテープルで行い、８０、
８１のページフレームが対応するとする。
【００１９】ステータスレジスタ１０が二重化を指示し
ている場合に、ＣＰＵからの書き込みがある場合、仮想
アドレスＶａを受け取り、ＴＬＢ検索処理３０でＴＬＢ
２０を検索する。該当する変換が無かった場合、テーブ
ルウォーク処理４０でメモリ上の一段目のページテーブ
ル６０から二段目のページテーブル７０を得て、ページ
フレーム８０が得られる。一方、７０の次のページが７
１であり、７１からページフレーム８１が得られる。こ
のようにして得た二つの物理アドレスをここでは便宜上
プライマリとシャドウと区別する。ＴＬＢ検索の結果、
仮想アドレスに対応する変換が２つ存在した場合はそれ
で変換を終るが、１つしか無い場合はＴＬＢ内のエント
リを削除してテーブルウォークを行う。こうして得られ
た物理アドレスを使用してデータを二重にメモリに書き
込む。
ている場合に、ＣＰＵからの書き込みがある場合、仮想
アドレスＶａを受け取り、ＴＬＢ検索処理３０でＴＬＢ
２０を検索する。該当する変換が無かった場合、テーブ
ルウォーク処理４０でメモリ上の一段目のページテーブ
ル６０から二段目のページテーブル７０を得て、ページ
フレーム８０が得られる。一方、７０の次のページが７
１であり、７１からページフレーム８１が得られる。こ
のようにして得た二つの物理アドレスをここでは便宜上
プライマリとシャドウと区別する。ＴＬＢ検索の結果、
仮想アドレスに対応する変換が２つ存在した場合はそれ
で変換を終るが、１つしか無い場合はＴＬＢ内のエント
リを削除してテーブルウォークを行う。こうして得られ
た物理アドレスを使用してデータを二重にメモリに書き
込む。
【００２０】ＣＰＵからの読み込みがある場合、仮想ア
ドレスＶａを受け取り、ＴＬＢ検索処理３０でＴＬＢ２
０を検索する。該当する変換が無かった場合、テーブル
ウォーク処理４０でメモリ上の一段目のページテーブル
６０から二段目のページテーブル７０を得、ページフレ
ーム８０が得られる。ＴＬＢ検索の結果、仮想アドレス
に対応する変換が１つしか無い場合はその変換を使用す
る。２つ存在した場合は任意の一方を使用する。こうし
て得られた物理アドレスを使用してデータを読み込む。
ドレスＶａを受け取り、ＴＬＢ検索処理３０でＴＬＢ２
０を検索する。該当する変換が無かった場合、テーブル
ウォーク処理４０でメモリ上の一段目のページテーブル
６０から二段目のページテーブル７０を得、ページフレ
ーム８０が得られる。ＴＬＢ検索の結果、仮想アドレス
に対応する変換が１つしか無い場合はその変換を使用す
る。２つ存在した場合は任意の一方を使用する。こうし
て得られた物理アドレスを使用してデータを読み込む。
【００２１】図３、図４は、第１の実施の形態のメモリ
制御装置の構成とこのメモリ制御装置に障害が発生した
場合の処理の概念図である。
制御装置の構成とこのメモリ制御装置に障害が発生した
場合の処理の概念図である。
【００２２】今、初期状態として図３の状態であるとす
る。仮想アドレス５１に書き込みをする場合に、一段目
ページテーブル６１から二段目ページテーブル７２を経
て、プライマリページフレーム８２をアクセスするとす
る。また、同時に二段目ページテーブルのシャドウ７３
からシャドウページフレーム８３が辿れシャドウページ
にもプライマリページと同じデータが書き込まれる。
る。仮想アドレス５１に書き込みをする場合に、一段目
ページテーブル６１から二段目ページテーブル７２を経
て、プライマリページフレーム８２をアクセスするとす
る。また、同時に二段目ページテーブルのシャドウ７３
からシャドウページフレーム８３が辿れシャドウページ
にもプライマリページと同じデータが書き込まれる。
【００２３】書き込み時に、ＥＣＣ（Ｅｒｒｏｒ Ｃｈ
ｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）エラー等の障
害が発生すると、 Ａ１．エラーがＯＳに割り込みにより通知され、その時
のエラーアドレスを得ることができるとする（図３）。
ｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）エラー等の障
害が発生すると、 Ａ１．エラーがＯＳに割り込みにより通知され、その時
のエラーアドレスを得ることができるとする（図３）。
【００２４】Ａ２．エラーアドレス５１からページフレ
ーム８２を得たとすると、未使用の物理ページ８４を確
保し（図３）、 Ａ３．物理ページ８３から８４ヘメモリの内容をコピー
する（図３）。
ーム８２を得たとすると、未使用の物理ページ８４を確
保し（図３）、 Ａ３．物理ページ８３から８４ヘメモリの内容をコピー
する（図３）。
【００２５】Ａ４．物理ページ８４へのアドレス変換情
報を作成し、二段目のページテープル７２に格納する
（図４）。
報を作成し、二段目のページテープル７２に格納する
（図４）。
【００２６】Ａ５．ＴＬＢ２０中の該当するエントリ及
び、ページテープル６１、７２から８２へのアドレス変
換を削除する（図４）。
び、ページテープル６１、７２から８２へのアドレス変
換を削除する（図４）。
【００２７】Ａ６．使用しなくなった物理ページ８２は
ＯＳにより不良メモリとして扱う事で再利用を回避でき
る（図４）。
ＯＳにより不良メモリとして扱う事で再利用を回避でき
る（図４）。
【００２８】以上で、障害から回復し、かつ再び二重化
構成で動作することが可能となる。読み込み時の障害
は、書き込み時にプライマリ側のメモリで障害が発生し
た場合と同様に、前述のように障害回復及び二重化構成
での動作を続けることができる。
構成で動作することが可能となる。読み込み時の障害
は、書き込み時にプライマリ側のメモリで障害が発生し
た場合と同様に、前述のように障害回復及び二重化構成
での動作を続けることができる。
【００２９】（第二の実施の形態）図５は、本発明の第
二の実施の形態を示すブロック図である。
二の実施の形態を示すブロック図である。
【００３０】上記第一の実施の形態では仮想アドレスか
ら物理アドレスへアドレスを変換する際に、一つの仮想
アドレスに対して二つの物理アドレスを生成し物理メモ
リに書き込むことでメモリの二重化を実現していた。こ
の第２の実施の形態は、物理アドレスをメモリに書き込
む際にメモリ制御装置によって、オフセット値を加算し
た物理アドレスを生成し、指定の物理アドレスとこのア
ドレスにオフセット値を加算した物理アドレスの二つの
物理アドレスを物理メモリに書き込むことでメモリの二
重化を実現する。
ら物理アドレスへアドレスを変換する際に、一つの仮想
アドレスに対して二つの物理アドレスを生成し物理メモ
リに書き込むことでメモリの二重化を実現していた。こ
の第２の実施の形態は、物理アドレスをメモリに書き込
む際にメモリ制御装置によって、オフセット値を加算し
た物理アドレスを生成し、指定の物理アドレスとこのア
ドレスにオフセット値を加算した物理アドレスの二つの
物理アドレスを物理メモリに書き込むことでメモリの二
重化を実現する。
【００３１】９０は、二重化構成をするかしないかを指
示するステータスレジスタで、１が二重化構成にする、
０がニ重化構成にしない、を表すとする。１００はアド
レス値に加算するオフセットレジスタを表す。
示するステータスレジスタで、１が二重化構成にする、
０がニ重化構成にしない、を表すとする。１００はアド
レス値に加算するオフセットレジスタを表す。
【００３２】ステータスレジスタが二重化構成をするこ
とを指示した時に、書き込み指示に対して指示アドレス
のメモリに書き込みを行うと共に、指示されたアドレス
にオフセットレジスタの値を加算したアドレスのメモリ
にも書き込みを行う。
とを指示した時に、書き込み指示に対して指示アドレス
のメモリに書き込みを行うと共に、指示されたアドレス
にオフセットレジスタの値を加算したアドレスのメモリ
にも書き込みを行う。
【００３３】読み込み指示に対しては通常どおり、指定
されたアドレスのメモリから読み込みを行う。
されたアドレスのメモリから読み込みを行う。
【００３４】例として、オフセットレジスタに実装メモ
リ量Ｍの半分であるｍ（＝Ｍ／２)を格納する。システ
ムとしては、メモリ量はｍとして、動作する。今、ｍ内
のアドレスＰのメモリに対し、書き込みを行う場合を考
えると、Ｐに対してデータを書き込み、同じデータをア
ドレスＰ＋ｍのメモリに対しても書き込む。Ｐに対する
読み込みは、アドレスＰのメモリから読み込む。これに
より、メモリの二重化を実現する。
リ量Ｍの半分であるｍ（＝Ｍ／２)を格納する。システ
ムとしては、メモリ量はｍとして、動作する。今、ｍ内
のアドレスＰのメモリに対し、書き込みを行う場合を考
えると、Ｐに対してデータを書き込み、同じデータをア
ドレスＰ＋ｍのメモリに対しても書き込む。Ｐに対する
読み込みは、アドレスＰのメモリから読み込む。これに
より、メモリの二重化を実現する。
【００３５】図６は、第２の実施の形態のメモリ制御装
置の構成とこのメモリ制御装置に障害が発生した場合の
処理を示した概念図である。
置の構成とこのメモリ制御装置に障害が発生した場合の
処理を示した概念図である。
【００３６】初期状態として二重化構成でない状態で実
行を開始しているとする。メモリコントローラのオフセ
ットレジスタ１００に適切なオフセット値を格納した
後、ステータスレジスタにより二重化構成を指示する。
今、アドレスＰのメモリに対し、読み込み、または書き
込みを行う場合に障害が発生したとすると、 Ｂ１．システムには、アドレスＰ、あるいはＰ＋ｍにお
いて障害が発生したことが通知される（図６ではＰで障
害が発生したとする。）。
行を開始しているとする。メモリコントローラのオフセ
ットレジスタ１００に適切なオフセット値を格納した
後、ステータスレジスタにより二重化構成を指示する。
今、アドレスＰのメモリに対し、読み込み、または書き
込みを行う場合に障害が発生したとすると、 Ｂ１．システムには、アドレスＰ、あるいはＰ＋ｍにお
いて障害が発生したことが通知される（図６ではＰで障
害が発生したとする。）。
【００３７】Ｂ２．システムは空きメモリＱ及びＱ＋ｍ
を確保した後、 Ｂ３．ステータスレジスタ９０により一時的に二重化構
成を無効にし、 Ｂ４．有効なデータが入っているメモリ（Ｐ＋ｍ）から
データを読み出し、確保したメモリ（Ｑ及びＱ＋ｍ）に
コピーし、 Ｂ５．仮想メモリのマッピングを変更して、Ｐ、Ｐ＋ｍ
を参照していたものをＱ、Ｑ＋ｍを参照すると共に、 Ｂ６．障害の元になったメモリは不良メモリとする。
を確保した後、 Ｂ３．ステータスレジスタ９０により一時的に二重化構
成を無効にし、 Ｂ４．有効なデータが入っているメモリ（Ｐ＋ｍ）から
データを読み出し、確保したメモリ（Ｑ及びＱ＋ｍ）に
コピーし、 Ｂ５．仮想メモリのマッピングを変更して、Ｐ、Ｐ＋ｍ
を参照していたものをＱ、Ｑ＋ｍを参照すると共に、 Ｂ６．障害の元になったメモリは不良メモリとする。
【００３８】Ｂ７．以上の後、再びステータスレジスタ
９０に二重化を指示し、通常処理に戻る。
９０に二重化を指示し、通常処理に戻る。
【００３９】これにより、障害を回復する。
【００４０】以上のように、本実施例では、メモリ制御
装置により、指定の物理アドレスに対してオフセット値
を加算した物理アドレスを生成し、指定の物理アドレス
とこのアドレスにオフセット値を加算した物理アドレス
の二つの物理アドレスを物理メモリに書き込むことでメ
モリの二重化を実現する。二重化メモリを実現すること
により、障害が発生したときに有効なデータが残ってい
るメモリからデータを読み出し適切にコピーすることで
障害からの回復を図ることができる。
装置により、指定の物理アドレスに対してオフセット値
を加算した物理アドレスを生成し、指定の物理アドレス
とこのアドレスにオフセット値を加算した物理アドレス
の二つの物理アドレスを物理メモリに書き込むことでメ
モリの二重化を実現する。二重化メモリを実現すること
により、障害が発生したときに有効なデータが残ってい
るメモリからデータを読み出し適切にコピーすることで
障害からの回復を図ることができる。
【００４１】
【発明の効果】以上詳記したように本発明によれば、ア
ドレス変換の際に、一つの仮想アドレスに対して二つの
物理アドレスを対応させてメモリに書き込むことで、上
記メモリ制御装置を備えたコンピュータ等に障害が発生
したときに、問題のない物理アドレスに対応したメモリ
の方を使用することで、障害からの回復を図ることが可
能となる。
ドレス変換の際に、一つの仮想アドレスに対して二つの
物理アドレスを対応させてメモリに書き込むことで、上
記メモリ制御装置を備えたコンピュータ等に障害が発生
したときに、問題のない物理アドレスに対応したメモリ
の方を使用することで、障害からの回復を図ることが可
能となる。
【００４２】又、本発明によれば、指定の物理アドレス
に対してオフセット値を加算した物理アドレスを生成
し、指定の物理アドレスとこのアドレスにオフセット値
を加算した物理アドレスの二つの物理アドレスを物理メ
モリに書き込むことでメモリの二重化を実現する。二重
化メモリを実現することにより、障害が発生したときに
有効なデータが残っているメモリからデータを読み出し
適切にコピーすることで障害からの回復を図ることがで
きる。
に対してオフセット値を加算した物理アドレスを生成
し、指定の物理アドレスとこのアドレスにオフセット値
を加算した物理アドレスの二つの物理アドレスを物理メ
モリに書き込むことでメモリの二重化を実現する。二重
化メモリを実現することにより、障害が発生したときに
有効なデータが残っているメモリからデータを読み出し
適切にコピーすることで障害からの回復を図ることがで
きる。
【図１】本発明の実施の形態に係り、アドレス変換装置
の概略構成を示す図。
の概略構成を示す図。
【図２】同実施の形態に係り、ドレス変換装置のテーブ
ルウォーク処理の概念図である。
ルウォーク処理の概念図である。
【図３】同実施の形態に係り、アドレス変換装置の概略
構成と障害が発生した場合の処理を示した図である。
構成と障害が発生した場合の処理を示した図である。
【図４】同実施の形態に係り、アドレス変換装置の概略
構成と障害が発生した場合の処理を示した図である。
構成と障害が発生した場合の処理を示した図である。
【図５】本発明の実施の形態に係り、第２の実施の形態
のメモリ制御装置の概略構成を示した図である。
のメモリ制御装置の概略構成を示した図である。
【図６】同実施の形態に係り、メモリ制御装置の概略構
成と障害が発生した場合の処理を示した図である。
成と障害が発生した場合の処理を示した図である。
１…アドレス変換装置 ２…仮想アドレス ３…物理アドレス １０…ステータスレジスタ ２０…ＴＬＢ ３０…ＴＬＢ検索処理 ４０…ページテーブルウォーク処理 ９０…ステータスレジスタ １００…オフセットレジスタ
Claims (8)
- 【請求項１】 ＣＰＵとこのＣＰＵが制御する物理メモ
リと上記ＣＰＵの指示により仮想アドレスを物理アドレ
スに変換し上記物理メモリへの読み書きを行うアドレス
変換装置とを備えたメモリ制御装置において、 上記アドレス変換装置は、 上記ＣＰＵが指定する仮想アドレスを物理アドレスに変
換する際メモリを二重化構成にするかしないかの二重化
構成情報が格納されたステータス格納手段と、 上記仮想アドレスを物理アドレスに変換した変換結果情
報を格納するアドレス変換結果格納手段と、 上記仮想アドレスをアドレス変換する前に上記変換結果
情報に基づき上記仮想アドレスに該当する変換結果情報
があるかどうかを検索するアドレス変換結果検索手段
と、 上記二重化構成情報が二重化構成を指示する場合一つの
仮想アドレスに二つの物理アドレスを対応させるアドレ
ス対応手段とを備え、 上記二重化構成情報が二重化構成を指示している場合の
上記ＣＰＵから上記物理メモリへ書き込み処理の際に、 上記アドレス変換結果検索手段は、上記書き込み処理の
仮想アドレスを物理アドレスに変換する際にこの仮想ア
ドレスに該当する変換結果情報がある場合、上記該当す
る変換結果情報が二つある時は変換を終了し上記物理メ
モリに書き込み、上記該当する変換結果情報が一つの時
は上記アドレス対応手段により上記仮想アドレスに二つ
の物理アドレスを対応させ上記物理メモリに書き込み、
上記仮想アドレスに該当する変換結果情報が無い場合、
上記アドレス対応手段により上記仮想アドレスに二つの
物理アドレスを対応させ上記物理メモリに書き込み、 上記ＣＰＵから物理メモリへの読み込み処理の際に、 上記アドレス変換結果検索手段は、上記読み込み処理の
仮想アドレスを物理アドレスに変換する際にこの仮想ア
ドレスに該当する変換結果情報がある場合、上記該当す
る変換結果情報が一つの時はこの変換結果情報に基づき
アドレス変換し上記物理メモリから読み込み、上記該当
する変換結果情報が二つの場合は任意の一方の変換結果
情報に基づきアドレス変換し上記物理メモリから読み込
むことを特徴とするメモリ制御装置。 - 【請求項２】 上記二重化構成情報が二重化構成を指示
している場合、 上記物理メモリへの書き込みまたは読み込み処理の際に
障害が発生した時には、上記二つの物理アドレスの内障
害が発生した物理アドレスに対応した物理メモリのペー
ジヘのアドレス変換のマッピングを切り離し、障害が発
生していない物理アドレスに対応した物理メモリのペー
ジの内容を新しい別のページに格納してマッピングする
マッピング手段とを備えたことを特徴とする請求項１記
載のメモリ制御装置。 - 【請求項３】 ＣＰＵとこのＣＰＵが制御する物理メモ
リとを備え上記ＣＰＵの指示により上記物理メモリへ指
定の物理アドレスに基づき読み書きを行うメモリ制御装
置において、 上記物理メモリを二重化構成とするかしないかの二重化
構成情報を格納するステータス格納手段と、 上記物理メモリを二重化構成とする為に予め設定したオ
フセット値を格納するオフセット格納手段と、 上記二重化構成情報が二重化構成を指示している場合、
指定の物理アドレスに上記オフセット値を加算した物理
アドレスであるオフセット物理アドレスを生成するアド
レス生成手段と、 上記二重化構成情報が二重化構成を指示している場合、
上記物理メモリへの書き込み処理の際指定の物理アドレ
ス及びオフセット物理アドレスの二つのアドレスへ書き
込みを行う書き込み手段と、 上記二重化構成情報が二重化構成を指示している場合、
上記物理メモリへの読み込み処理の際指定の物理アドレ
スから読み込むを行う読み込み手段とを備えたことを特
徴とするメモリ制御装置。 - 【請求項４】 上記二重化構成情報が二重化構成を指示
している場合、 上記物理メモリへの書き込みまたは読み込み処理の際に
障害が発生した時には、空きメモリを確保し、上記二重
化構成情報を一時的に一重化構成を指示する設定にし、
上記指定の物理アドレスとオフセット物理アドレスに対
応したメモリの内障害が発生していないメモリの内容を
空きメモリに格納し、再び上記二重化構成情報を二重化
構成を指示する設定にする二重化メモリ制御手段を備え
たことを特徴とする請求項３記載のメモリ制御装置。 - 【請求項５】 ＣＰＵとこのＣＰＵが制御する物理メモ
リと上記ＣＰＵの指示により仮想アドレスを物理アドレ
スに変換し上記物理メモリへの読み書きを行うアドレス
変換装置とを備えたメモリ制御装置のメモリ制御方法に
おいて、 上記アドレス変換装置は、 上記ＣＰＵが指定する仮想アドレスを物理アドレスに変
換する際メモリを二重化構成にするかしないかの二重化
構成情報を格納しておき、 上記仮想アドレスを物理アドレスに変換した変換結果情
報を格納しておき、 上記二重化構成情報が二重化構成を指示している場合の
上記ＣＰＵから上記物理メモリへ書き込み処理の際に、 上記書き込み処理の仮想アドレスをアドレス変換する前
に上記変換結果情報に基づき上記仮想アドレスに該当す
る変換結果情報があるかどうかを検索し、この仮想アド
レスに該当する変換結果情報がある場合、上記該当する
変換結果情報が二つある時は変換を終了し上記物理メモ
リに書き込み、上記該当する変換結果情報が一つの時は
上記仮想アドレスに二つの物理アドレスを対応させ上記
物理メモリに書き込み、上記仮想アドレスに該当する変
換結果情報が無い場合、上記仮想アドレスに二つの物理
アドレスを対応させ上記物理メモリに書き込み、 上記ＣＰＵから物理メモリへの読み込み処理の際に、 上記読み込み処理の仮想アドレスをアドレス変換する前
に上記変換結果情報に基づき上記仮想アドレスに該当す
る変換結果情報があるかどうかを検索し、この仮想アド
レスに該当する変換結果情報がある場合、上記該当する
変換結果情報が一つの時はこの変換結果情報に基づきア
ドレス変換し上記物理メモリから読み込み、上記該当す
る変換結果情報が二つの場合は任意の一方の変換結果情
報に基づきアドレス変換し上記物理メモリから読み込む
ことを特徴とするメモリ制御方法。 - 【請求項６】 上記二重化構成情報が二重化構成を指示
している場合、 上記物理メモリへの書き込みまたは読み込み処理の際に
障害が発生した時には、上記二つの物理アドレスの内障
害が発生した物理アドレスに対応した物理メモリのペー
ジヘのアドレス変換のマッピングを切り離し、障害が発
生していない物理アドレスに対応した物理メモリのペー
ジの内容を新しい別のページに格納してマッピングする
ことを特徴とする請求項５記載のメモリ制御方法。 - 【請求項７】 ＣＰＵとこのＣＰＵが制御する物理メモ
リとを備え上記ＣＰＵの指示により上記物理メモリへ指
定の物理アドレスに基づき読み書きを行うメモリ制御装
置のメモリ制御方法において、 上記物理メモリを二重化構成とするかしないかの二重化
構成情報を格納しておき、 上記物理メモリを二重化構成とする為に予め設定したオ
フセット値を格納しておき、 上記二重化構成情報が二重化構成を指示している場合、
上記物理メモリへの書き込み処理の際指定の物理アドレ
ス及びこの指定の物理アドレスへ上記オフセット値を加
算した物理アドレスの二つのアドレスへ書き込みを行
い、 上記二重化構成情報が二重化構成を指示している場合、
上記物理メモリへの読み込み処理の際指定の物理アドレ
スから読み込むを行うことを特徴とするメモリ制御方
法。 - 【請求項８】 上記二重化構成情報が二重化構成を指示
している場合、 上記物理メモリへの書き込みまたは読み込み処理の際に
障害が発生した時には、空きメモリを確保し、上記二重
化構成情報を一時的に一重化構成を指示する設定にし、
上記指定の物理アドレスとこの指定の物理アドレスに上
記オフセット値を加算した物理アドレスに対応したメモ
リの内障害が発生していないメモリの内容を空きメモリ
に格納し、再び上記二重化構成情報を二重化構成を指示
する設定にすることを特徴とする請求項７記載のメモリ
制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122163A JPH10312338A (ja) | 1997-05-13 | 1997-05-13 | メモリ制御装置、及びメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9122163A JPH10312338A (ja) | 1997-05-13 | 1997-05-13 | メモリ制御装置、及びメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312338A true JPH10312338A (ja) | 1998-11-24 |
Family
ID=14829153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9122163A Pending JPH10312338A (ja) | 1997-05-13 | 1997-05-13 | メモリ制御装置、及びメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10312338A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005135396A (ja) * | 2003-10-30 | 2005-05-26 | Microsoft Corp | アドレス変換制御のためのシャドウ・ページテーブル |
| WO2010117518A2 (en) * | 2009-03-31 | 2010-10-14 | Intel Corporation | Control of on-die system fabric blocks |
| US9632557B2 (en) | 2011-09-30 | 2017-04-25 | Intel Corporation | Active state power management (ASPM) to reduce power consumption by PCI express components |
| US9710375B2 (en) | 2014-05-29 | 2017-07-18 | International Business Machines Corporation | Writing an address conversion table for nonvolatile memory wear leveling |
| CN107111560A (zh) * | 2014-12-04 | 2017-08-29 | 高通股份有限公司 | 用于在非统一存储器架构中提供改进的延迟的系统和方法 |
-
1997
- 1997-05-13 JP JP9122163A patent/JPH10312338A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005135396A (ja) * | 2003-10-30 | 2005-05-26 | Microsoft Corp | アドレス変換制御のためのシャドウ・ページテーブル |
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| WO2010117518A3 (en) * | 2009-03-31 | 2011-01-13 | Intel Corporation | Control of on-die system fabric blocks |
| US8225069B2 (en) | 2009-03-31 | 2012-07-17 | Intel Corporation | Control of on-die system fabric blocks |
| US8819388B2 (en) | 2009-03-31 | 2014-08-26 | Intel Corporation | Control of on-die system fabric blocks |
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| US9710375B2 (en) | 2014-05-29 | 2017-07-18 | International Business Machines Corporation | Writing an address conversion table for nonvolatile memory wear leveling |
| CN107111560A (zh) * | 2014-12-04 | 2017-08-29 | 高通股份有限公司 | 用于在非统一存储器架构中提供改进的延迟的系统和方法 |
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