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KR0175016B1 - 선택적 텅스텐 질화 박막 형성방법 및 이를 이용한 금속배선 방법 - Google Patents

선택적 텅스텐 질화 박막 형성방법 및 이를 이용한 금속배선 방법 Download PDF

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Abstract

신규한 선택적 텅스텐 질화 박막의 형성방법 및 이를 이용한 금속배선의 형성방법이 개시되어 있다. 절연막이 형성되어 있는 반도체기판에 콘택홀을 형성한다. 화학기상증착 방법으로 상기 콘택홀의 내부에만 선택적으로 텅스텐 질화 박막을 증착한다. 침식현상이 없으며 고온에서도 안정한 선택적 텅스텐 질화 박막을 형성할 수 있으며, 이를 이용하여 콘택저항을 감소시킬 수 있는 금속배선을 형성할 수 있다.

Description

선택적 텅스텐 질화 박막 형성방법 및 이를 이용한 금속배선 방법
제1a도 내지 제1e도는 선택적 텅스텐 화학기상증착 공정을 이용하여 금속배선을 형성하는 종래방법을 설명하기 위한 단면도들.
제2도는 본 발명에 의한 선택적 텅스텐 질화 박막을 증착하기 위한 반응실의 단면도.
제3a도 내지 제3d도는 NH3가스유량에 따른 텅스텐 질화 박막의 선택적 성장을 나타내는 주사 전자 현미경 단면사진들.
제4도는 본 발명에 의해 형성된 텅스텐 질화 박막의 X선 회절 결과를 나타내는 그래프.
제5a도 내지 제5e도는 본 발명의 실시예 1에 의한 반도체장치의 금속배선 형성방법을 설명하기 위한 단면도들.
제6a도 내지 제6e도는 본 발명의 실시예 2에 의한 반도체장치의 금속배선 형성방법을 설명하기 위한 단면도들.
제7a도 내지 제7f도는 본 발명의 실시예 3에 의한 반도체장치의 금속배선 형성방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 불순물영역
3 : 절연막 4 : 티타늄실리사이드막
5 : 확산방지막 6 : 텅스텐 박막
7 : 선택적 텅스텐 질화 박막 8 : 선택적 텅스텐 박막
9 : 트랜치 홀 10 : 콘택홀
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 절연막 상에서는 증착되지 않고 금속기판 상에서만 증착되는 선택적 텅스텐 질화 박막 형성방법 및 이를 이용한 금속배선 형성방법에 관한 것이다.
반도체 집적회로의 집적도가 증가함에 따라 금속배선의 폭이 줄어들고 콘택홀에서는 어스펙트비(aspect ratio)가 계속 증가하고 있다.
이에 따라, 현재 금속배선의 재료로 사용되고 있는 알루미늄합금과 같은 스퍼터링에 의한 금속막은 콘택홀 내에서의 단차 도포성(step coverage)이 불량하거나 보이드(void)와 같은 결함이 발생하게 된다. 그 결과, 금속배선들 간의 단선 등이 유발되어 집적회로의 신뢰성이 저하되게 된다.
따라서, 최근에는 이러한 문제를 해결하기 위한 방법으로 선택적 텅스텐 화학기상증착(selective chemical vapor deposition-W: SCVD-W) 공정이 주목받고 있는데, 이것은 실리콘산화막과 같은 절연막 상에서는 증착되지 않고 실리콘이나 금속 상에서만 증착되는 특성을 이용한 것이다.
그러나, 이러한 선택적 팅스텐 화학기상증착 공정은 실리콘기판과 직접 반응하는 실리콘 환원반응에 의한 것으로, 기본적으로 침식이 수반되는 성막 공정이다. 따라서, 접합깊이(junction depth)가 0.1㎛ 이하로 얇아지고 있는 초고집적(ULSI) 시대에 있어서 이러한 침식현상을 어떻게 방지하느냐가 큰 문제로 대두되고 있다. 특히, 제4a도에서와 같이 수소(H2) 환원반응에 의한 선택적 텅스텐 박막은 실리콘과의 접착특성은 우수한 반면에 실리콘의 소모가 심해 기판이 상당히 침식되므로 그 전기적 특성의 약화를 초래한다. 또한, 텅스텐과 실리콘이 약 550℃ 이상에서 반응하기 때문에, 그 이상의 고온공정에서는 사용할 수 없어 실제 반도체 소자에 적용하기에는 곤란한 문제점이 있다.
한편, 반도체 소자에 있어서, 금속배선과 하부 실리콘기판의 접합영역이 콘택되는 영역에는 N+콘택과 P+콘택이 있다. 이러한 콘택홀에 배선층을 형성하는 종래방법은, 오믹층인 티타늄(Ti)막을 증착한 후 장벽금속층으로서 티타늄질화막(TiN)을 증착하고, 최종배선으로서 알루미늄(Al) 또는 텅스텐(W)을 증착하는 것이다.
제1a도 내지 제1e도는 상기한 선택적 텅스텐 화학기상증착 공정을 이용하여 금속배선을 형성하는 종래방법을 설명하기 위한 단면도들이다.
여기서는, 콘택홀의 어스펙트비를 감소시키기 위해 금속배선을 기판 상에 매몰하여 형성하는 방법을 예로 들었다.
제1a도를 참조하면, 실리콘기판(1)에 소오스/드레인 영역으로 제공되는 불순물영역(2)을 형성하기 위해 이온주입 공장을 실시한 후, 결과물 전면에 절연막(3)으로서 실리콘산화막을 500∼2000Å 두께로 형성한다.
제1b도를 참조하면, 사진식각 공정에 의해 상기 절연막(3)과 실리콘기판(1)을 소정깊이로 건식식각하여 트렌치 홀(9)을 형성한다.
제1c도를 참조하면, 상기 절연막(3)의 상부 및 트렌치 홀(9)의 내부에 Ti막을 200∼1500Å 두께로 증착한 후, 열처리를 실시하여 상기 트렌치 홀(9)에 의해 노출된 실리콘기판(1)과 반응시켜 그 접촉면에만 티타늄실리사이드막(TiSix: 4)을 형성하고, 반응하지 않은 Ti의 잔류물은 습식식각 공정을 이용하여 제거한다.
제1d도를 참조하면, 상기 결과물 전면에 확산방지막(5)으로서 TiN막을 150~900Å 두께로 증착한 후, 그 위에 텅스텐 박막(6)을 1000Å 이상의 두께로 증착한다.
제1f도를 참조하면, 전면 건식식각 또는 화학기계폴리싱(chemical mechanical polishing: 이하 CMP라 한다) 등의 방법으로 에치백하여 상기 트렌치 홀(9)에만 텅스텐 박막(6)이 남게함으로써 금속배선을 형성한다.
상술한 바와 같이 선택적 텅스텐 화학기상증착 공정을 이용하여 금속배선을 형성하는 방법에 있어서, 에치백 공정에서 미립자(particle)나 오염이 발생할 수 있으며, CMP 방법을 적용할 경우 자체 스트레스가 큰 TiN/W 구조는 실리콘산화막과 같은 절연막 상에서 리프팅(lifting)이 생길 수 있다. 또한, 단차가 심한 소자 패턴에 적용시, 에치백 이후 균일성이 불량하여 식각이 되지 않거나(un-etch) 과도식각(over-etch)이 발생하는 문제점이 있다. 특히, N+콘택의 접합은 통상적으로 비소(As) 이온 또는 인(P) 이온으로 도우핑되어 있어서 이것이 Ti와 반응하지 않는 반면, P+콘택의 접합은 보론(B)으로 도우핑되어 있어서, 후속 열처리시 Ti와 반응하여 TiB2를 형성하기 때문에 오믹콘택 특성을 저하시키고 콘택저항을 높이는 문제가 발생한다.
따라서, 본 발명의 목적은 상술한 종래방법의 문제점들을 해결할 수 있는 반도체장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 절연막이 형성되어 있는 반도체기판에 콘택홀을 형성하는 단계; 및 화학비상증착 방법으로 상기 콘택홀의 내부에만 선택적으로 텅스텐 질화 박막을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
상기 콘택홀은 상기 절연막 및 상기 반도체기판의 소정깊이를 식각하여 트렌치 홀로 형성한다.
상기 절연막으로 실리콘산화막, 실리콘질화막, 또는 실리콘산화막이나 실리콘질화막에 불순물을 첨가한 막을 사용한다.
상기 반도체기판은 실리콘(Si), 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 티타늄(Ti), 구리(Cu), 플라티늄(Pt) 등과 같은 순수 금속, 그들의 실리사이드 화합물, 및 그들의 합금으로 이루어진 군에서 선택된 어느 하나로 형성한다.
상기 텅스텐 질화 박막은 WF6, WCl6등 텅스텐 원소를 함유하고 있는 가스와 질소가 함유되어 있는 무기 또는 유기계 화합물을 사용하여 증착한다. 상기 무기계 화합물로 N2, NH3등의 가스를 사용하고, 상기 유기계 화합물로 메틸-하이드라이진을 사용한다. 상기 텅스텐 질화 박막을 증착하는 공정에서, 화학반응 환원제로서 H2, SiH4, SiHlCl3, SiH2Cl2, PH3등을 사용한다.
상기 텅스텐 질화 박막을 형성하는 단계 후, 인-시튜 방법으로 상기 텅스텐 질화 박막 상에 선택적 금속 박막을 증착하여 금속배선을 형성하는 단계를 더 구비한다.
상기 선택적 금속 박막은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 티타늄(Ti), 구리(Cu), 플라티늄(Pt) 등과 같은 순수 금속, 그들의 실리사이드 화합물, 및 그들의 합금으로 이루어진 군에서 선택된 어느 하나로 형성한다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 반도체기판의 접합영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성되어 있는 결과물 상에 텅스텐 화합물을 선택적 화학기상증착(CVD) 방법으로 증착함으로써 오믹층을 형성하는 단계; 인-시튜 방법으로 상기 오믹층 상에 선택적 CVD-텅스텐 질화 박막을 연속적으로 증착하여 장벽층을 형성하는 단계; 및 상기 장벽층 상에 금속 박막을 증착하여 금속배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법을 제공한다.
상기 텅스텐 화합물은 CVD-텅스텐, 텅스텐 실리사이드, 및 텅스텐 질화물의 군에서 선택된 어느 하나를 사용한다.
상기 오믹층을 형성하는 단계는, 상기 콘택홀이 형성되어 있는 반도체기판 상에 장벽층(확산방지막)으로 사용되는 텅스텐 질화 박막을 직접 증착하는 단계; 및 어닐링 처리로써 상기 텅스텐과 실리콘의 반응을 유도하여, 상기 텅스텐 질화 박막의 하부에 얇은 텅스텐 실리사이드막을 형성함으로써 오믹층을 형성하는 단계로 이루어진다.
상기 금속 박막은 텅스텐, 알루미늄 및 구리의 군에서 선택된 어느 하나를 사용한다. 상기 금속 박막은 상기 장벽층을 증착한 동일 챔버 내에서 인-시튜로 연속적으로 증착하거나, 장벽층을 증착한 챔버와는 다른 챔버 내에서 증착한다.
본 발명에 의하면, 절연막 상에서는 증착이 되지 않고 금속기판 상에서 콘택홀 내부에만 선택적으로 텅스텐 질화 박막을 형성하고, 이를 이용하여 콘택저항을 낮출 수 있는 금속배선을 형성할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제2도는 본 발명에 의한 선택적 텅스텐 질화 박막을 증착하기 위한 화학기상증착(CVD) 반응실의 단면도이다.
제2도를 참조하면, 반응가스로는 WF6, NH3, H2를 사용하였고, 반응실의 샤워-헤드(shower-head) 부위에 웨이퍼를 가열시키기 위한 IR 램프가 부착되어 있다. 반응가스인 WF6와 NH3는 반응실 내에서 수평으로, 캐리어 가스인 H2또는 아르곤(Ar) 가스는 수직으로 플로우(flow)되면서 웨이퍼 상에 반응되어 본 발명의 선택적 텅스텐 질화 박막이 증착되는 구조로 구성되어 있다. 또한, 막의 균일성을 향상시키기 위해 웨이퍼를 분당 10회 이상으로 회전시키며, 반응실 내에 존재하는 잔류물질의 영향을 최소화하기 위해 반응실 내의 진공도를 10-6torr 이하로 한 후 반응가스를 주입한다. 본 발명에서 적용된 증착조건은, 0.01~1 torr의 압력, 바람직하게는 0.1 torr의 압력, 및 200~700℃의 온도, 바람직하게는 600℃에서 증착한다. 이때, NH3/WF6가스의 플로우 비는 0.5~100, H2/WF6가스의 플로우 비는 0~500의 조건으로 증착할 수 있으며, 바람직하게는 NH3/WF6가스의 플로우 비는 3.7, H2/WF6가스의 플로우 비는 37이었다.
제3a도 내지 제3d도는 NH3가스유량에 따른 텅스텐 질화 박막의 선택적 성장을 나타내는 주사 전자 현미경(scanning electron microscopy; SEM) 단면사진들이다.
제3a도 내지 제3d도를 참조하면, 실리콘기판 상에 절연막, 예컨대 실리콘산화막을 증착한 후 상기 산화막을 건식식각 방법으로 식각하여 콘택홀을 형성하고, 증착온도 600℃, 압력 0.1torr, WF6가스유량 6sccm, H2가스 200sccm의 조건 하에서 NH3/WF6가스유량에 따라 선택적 텅스텐 질화 박막을 형성하였다. 제3a도는 순수 텅스텐 박막(NH3 가스유량 =0sccm)을 선택적으로 증착시킨 조건의 단면사진으로서, 기판의 침식현상이 매우 심하게 발생한 것을 알 수 있다. 제3b도와 같이 NH3가스유량을 10sccm으로 증가시켰을 때는 침식현상이 억제되었지만, 박막은 거의 성장되지 않았고 콘택홀의 바닥 표면에만 핵이 형성되었다.
제3c도와 같이 NH3가스유량이 20sccm일 경우는 텅스텐 질화 박막이 콘택홀 내의 기판부분과 측벽에서만 선택적으로 성장되고 콘택홀 이외의 실리콘산화막 상에서는 성장하지 않았다. 그러나, 제3d도와 같이 NH3가스유량을 40sccm으로 증가시켰을 때는 텅스텐 질화 박막의 선택적 특성이 사라지고 기판의 전면에 성장하는 현상을 보였다.
제4도는 본 발명에 의해 형성된 텅스텐 질화 박막의 X선 회절 결과를 나타내는 그래프이다.
제4도를 참조하면, 실리콘 단결정기판 상에 텅스텐 질화 박막을 형성한 후 X선 회절장치로 분석실험한 결과로서, 벌크 실리콘기판 상에 β-W2N 위상이 존재하는 박막임을 확인할 수 있었다. 이러한 결과로부터, 실리콘산화막과 같은 절연막 상에서는 성장되지 않고 실리콘기판 상의 콘택홀 내부에만 선택적으로 성장되는 텅스텐 질화 박막을 얻을 수 있다.
제5a도 내지 제5e도는 본 발명의 실시예 1에 의한 반도체장치의 금속배선 형성방법을 설명하기 위한 단면도들이다.
제5a도를 참조하면, 콘택이 형성된 기판을 나타낸다. 상기 기판은 불순물영역(2)이 형성된 실리콘기판(1) 또는, Al, W, Mo, Co, Ti, Cu, Pt 등과 같은 순수 금속, 그들의 실리사이드 화합물, 및 그들의 합금으로 이루어진 군에서 선택된 어느 하나로 형성하는 것이 바람직하다.
제5b도를 참조하면, 상기 불순물영역(2)이 형성된 실리콘기판(1) 상에, 선택적으로 텅스텐 또는 텅스텐 질화 박막이 형성되지 않는 절연막(3), 예컨대 실리콘산화막을 500~2000Å 두께로 형성한다. 이때, 상기 실리콘산화막 대신 실리콘질화막 또는 실리콘산화막이나 실리콘질화막에 불순물을 첨가한 막을 절연막(3)으로 사용할 수도 있다.
이어서, 사진식각 공정으로 상기 절연막(3)을 건식식각하여 콘택홀(10)을 형성한다.
제5c도를 참조하면, 상기 절연막(3)의 상부 및 콘택홀(10)의 내부에 Ti막을 200~1500Å 두께로 증착한 후, 열처리를 실시하여 상기 콘택홀(10)에 의해 노출된 실리콘기판(1)과 반응시켜 그 접촉면에만 TiSix막(4)을 형성하고, 반응하지 않은 Ti의 잔류물은 습식식각 공정을 이용하여 제거한다. 상기 TiSix막(4)은 오믹층으로 작용한다.
제5d도를 참조하면, 확산방지막(5)으로서 선택적 텅스텐 질화 박막을 상기 콘택홀(10)의 내부, 즉 노출된 기판과 절연막(3)의 측벽에만 선택적으로 증착한다.
제5e도를 참조하면, 상기 선택적 텅스텐 질화 박막(5)을 형성한 후 동일한 증착챔버 내에서 인-시튜 방법으로 상기 콘택홀(10)의 내부에만 선택적 텅스텐 박막(8)을 증착하여 금속배선을 형성한다. 이때, 상기 금속배선을 구성하는 물질로 Al, W, Mo, Co, Ti, Cu, Pt 등과 같은 순수 금속, 그들의 실리사이드 화합물, 및 그들의 합금으로 이루어진 군에서 선택된 어느 하나를 사용하는 것이 바람직하다.
제6a도 내지 제6e도는 본 발명의 실시예 2에 의한 반도체장치의 금속배선 형성방법을 설명하기 위한 단면도들이다.
제6a도를 참조하면, 실리콘기판(1)에 소오스/드레인 영역으로 제공되는 불순물영역(2)을 형성하기 위해 이온주입 공정을 실시한 후, 기판(1) 전면에 절연막(3), 예컨대 실리콘산화막을 500∼2000Å 정도의 두께로 형성한다.
제6b도를 참조하면, 사진식각 공정으로 상기 절연막(3) 및 기판(1)을 건식식각하여 트렌치 홀(9)을 형성한다.
제6c도를 참조하면, 상기 절연막(3)의 상부 및 트렌치 홀(9)의 내부에 Ti막을 200∼1500Å 두께로 증착한 후, 열처리를 실시하여 상기 트렌치 홀(9)에 의해 노출된 실리콘기판(1)과 반응시켜 그 접촉면에만 TiSix막(4)을 형성하고, 반응하지 않은 Ti의 잔류물은 습식식각 공정을 이용하여 제거한다.
제6d도를 참조하면, 확산방지막으로서 선택적 텅스텐 질화 박막(7)을 상기 트렌치 홀(9)의 내부에만 증착한다.
제6e도를 참조하면, 상기 선택적 텅스텐 질화 박막(7)을 형성한 후 동일한 증착챔버 내에서 인-시튜 방법으로 상기 트렌치 홀(9)의 내부에만 선택적 텅스텐 박막(8)을 증착하여 금속배선을 형성한다.
제7a도 내지 제7f도는 본 발명의 실시예 3에 의한 반도체장치의 금속배선 형성방법을 설명하기 위한 단면도들이다 본 실시예 3에서는, 특히 P+콘택의 저항을 낮추기 위하여 오믹층으로서 Ti막 대신 CVD 방법으로 텅스텐 또는 텅스텐 실리사이드 등의 텅스텐 화합물을 증착하고, 인-시튜 방법으로 확산방지막인 텅스텐 질화 박막을 CVD방법에 의해 증착한다.
제7a도를 참조하면, 통상의 소자분리 공정으로 실리콘기판(1) 상에 활성영역들을 분리시키기 위한 소자분리막(11)을 형성한 후, 이온주입 공정에 의해 N+또는 P+접합(2)을 상기 활성영역에 형성한다.
제7b도를 참조하면, 상기 결과물 상에 절연막(3), 예컨대 BPSG 또는 USG를 도포하여 단차부분을 평탄화시킨다.
제7c도를 참조하면, 사진식각 공정으로 상기 절연막(3)을 건식식각하여 후속공정에서 형성될 금속배선과 실리콘기판(1)과의 콘택홀(10)을 형성한다.
제7d도를 참조하면, 상기 콘택홀(10)이 형성된 결과물 상에 CVD방법으로 텅스텐 계통의 오믹층(12)을 형성한다. 이때, 상기 오믹층(12)을 형성하는 방법으로 다음과 같은 여러 방법들이 있다.
① 실리콘의 침식이 생기지 않을 정도로 WF6가스를 짧은 시간동안 플로우시켜 텅스텐 오믹층(12)을 증착한다.
② 실리콘의 침식이 생길 것에 대비하여 WF6가스에 NH3가스를 소량 플로우시켜 오믹콘택을 형성함과 동시에 실리콘의 침식을 방지하는 텅스텐 질화 박막(WNx막)을 형성한다. 즉, 텅스텐 질화 박막의 증착 초기에는 NH3가스의 비를 작게하여 콘택홀의 바닥에만 얇고 텅스텐이 풍부한 선택적 텅스텐 질화 박막의 오믹층(12)을 형성한 후, NH3가스량을 증가시켜 장벽층인 텅스텐 질화 박막을 연속적으로 증착한다.
실험결과에 의하면, WF6:NH3가스의 비가 6sccm : 10~15sccm이고, 증착온도가 600℃에서 콘택홀의 바닥에서 선택적으로 텅스텐 질화 박막이 성장된다. 이때, 실리콘의 침식도 발생하지 않는다.
③ WF6가스에 SiH4또는 SiH2Cl2가스를 혼합하여 500℃ 이상에서 증착하여 텅스텐실리사이드를 형성함으로써 오믹층(12)을 형성한다.
④ 텅스텐 질화 박막의 장벽금속을 실리콘기판 상에 직접 증착한 후, 텅스텐 질화 박막의 텅스텐 원소가 그 하부의 실리콘과 반응하여 텅스텐실리사이드를 형성할 수 있도록 어닐링 처리를 하여 오믹층(12)을 형성한다.
제7e도를 참조하면, 상기 오믹층(12)을 증착한 동일한 챔버 내에서 연속적으로 NH3가스의 비를 증가시켜 텅스텐 질화 박막의 장벽층(13)을 500Å 이상 증착한다. 실험결과에 의하면, 플라즈마를 이용하지 않고 점착층으로서 티타늄질화막(TiN)을 그 하부에 형성하지 않고도, 산화막과 같은 절연막과 실리콘기판과의 점착성이 우수단 장벽층용 텅스텐 질화 박막을 열을 이용한 저압화학기상증착(LPCVD) 방법으로 성장시킬 수 있음을 확인하였다.
제7f도를 참조하면, 상기 장벽층(13)이 형성된 결과물 상에 텅스텐 박막(14)을 인-시튜로 증착하던가, 또는 다른 증착챔버로 이동시켜 알루미늄이나 구리와 같은 배선용 금속을 증착하여 금속배선을 형성한다.
따라서, 상술한 바와 같이 본 발명에 의하면, 실리콘산화막과 같은 절연막 상에서는 증착이 되지 않고 실리콘과 금속기판과 콘택홀 내부의 절연막 측벽에만 선택적으로 증착되는 텅스텐 질화 박막을 형성할 수 있다. 상기 선택적 텅스텐 질화 박막은 기판침식현상이 없으며 고온에서도 안정하다. 또한, 선택적 텅스텐 질화 박막의 특성을 이용하여 콘택저항을 감소시킬 수 있는 금속배선을 형성할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (13)

  1. 절연막이 형성되어 있는 반도체기판에 콘택홀을 형성하는 단계; 및 화학기상증착 방법으로 상기 콘택홀의 내부에만 선택적으로 텅스텐 질화 박막을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 콘택홀은 상기 절연막 및 상기 반도체기판의 소정깊이를 식각하여 트렌치 홀로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 절연막으로 실리콘산화막, 실리콘질화막, 또는 실리콘산화막이나 실리콘질화막에 불순물을 첨가한 막을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 반도체기판은 실리콘(Si), 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 티타늄(Ti), 구리(Cu), 플라티늄(Pt) 등과 같은 순수 금속, 그들의 실리사이드 화합물, 및 그들의 합금으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 텅스텐 질화 박막은 WF6, WCl6등 텅스텐 원소를 함유하고 있는 가스와 질소가 함유되어 있는 무기 또는 유기계 화합물을 사용하여 증착하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 무기계 화합물로 N2, NH3등의 가스를 사용하고, 상기 유기계 화합물로 메틸-하이드라이진을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항 또는 제5항에 있어서, 상기 텅스텐 질화 박막을 증착하는 공정에서, 화학반응 환원제로서 H2, SiH4, SiHlCl3, SiH2Cl2, PH3등을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 텅스텐 질화 박막을 형성하는 단계 후, 인-시튜 방법으로 상기 텅스텐 질화 박막 상에 선택적 금속 박막을 증착하여 금속배선을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 선택적 금속 박막은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 티타늄(Ti), 구리(Cu), 플라티늄(Pt) 층과 같은 순수 금속, 그들의 실리사이드 화합물, 및 그들의 합금으로 이루어진 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 반도체기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 반도체기판의 접합영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성되어 있는 결과물 상에 텅스텐 화합물을 선택적 화학기상증착(CVD) 방법으로 증착함으로써 오믹층을 형성하는 단계; 인-시튜 방법으로 상기 오믹층 상에 선택적 CVD-텅스텐 질화 박막을 연속적으로 증착하여 장벽층을 형성하는 단계; 및 상기 장벽층 상에 금속 박막을 증착하여 금속배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
  11. 제10항에 있어서, 상기 텅스텐 화합물은 CVD-텅스텐, 텅스텐 실리사이드, 및 팅스텐 질화물의 군에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
  12. 제10항에 있어서, 상기 오믹층을 형성하는 단계는, 상기 콘택홀이 형성되어 있는 반도체기판 상에 장벽층으로 사용되는 텅스텐 질화 박막을 직접 증착하는 단계 및 어닐링 처리로써 상기 텅스텐과 실리콘의 반응을 유도하여, 상기 텅스텐 질화 박막의 하부에 얇은 텅스텐 실리사이드막을 형성함으로써 오믹층을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
  13. 제10항에 있어서, 상기 금속 박막은 상기 장벽층을 증착한 동일 챔버 내에서 인-시튜로 연속적으로 증착하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
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