KR100276666B1 - Thin film type optical path control device - Google Patents
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Abstract
게이트라인의 저항을 감소시킬 수 있는 박막형 광로조절 장치가 개시되어 있다. 게이트, 소오스 및 드레인을 갖는 MOS 트랜지스터가 내장된 액티브매트릭스는 게이트에 접속된 게이트라인, 소오스에 접속된 소오스라인 및 드레인에 접속된 드레인패드를 포함하며, 게이트라인은 이웃하는 셀을 따라 신장되도록 형성되고, 지지라인, 지지층, 제1 앵커 및 제2 앵커들을 포함하는 지지층은 액티브매트릭스 상에 형성되고, 액츄에이터는 지지층의 상부에 형성되며 하부전극, 제1 및 제2 변형층, 그리고 제1 및 제2 상부전극을 포함한다. 게이트라인의 저항이 금속층만의 저항으로 결정되므로 게이트라인의 저항을 감소시켜 게이트 신호의 지연이 없는 게이트라인을 설계할 수 있으며, 화소의 라인 결함을 최소화할 수 있다.A thin film type optical path control apparatus capable of reducing the resistance of a gate line is disclosed. An active matrix containing a MOS transistor having a gate, a source, and a drain includes a gate line connected to a gate, a source line connected to a source, and a drain pad connected to a drain, and the gate line is formed to extend along a neighboring cell. And a support layer including the support line, the support layer, the first anchor and the second anchors is formed on the active matrix, the actuator is formed on the support layer, and the lower electrode, the first and second deformed layers, and the first and first 2 includes an upper electrode. Since the resistance of the gate line is determined by the resistance of the metal layer only, the gate line may be designed to reduce the resistance of the gate line, thereby minimizing line defects of the pixel.
Description
본 발명은 TMA(Thin-film Micromirror Array-actuated)를 이용한 박막형 광로조절 장치에 관한 것으로, 보다 상세하게는 게이트라인의 저항을 감소시켜 게이트 신호지연을 방지할 수 있는 박막형 광로조절 장치에 관한 것이다.The present invention relates to a thin film type optical path control device using thin-film micromirror array-actuated (TMA), and more particularly, to a thin film type optical path control device capable of preventing gate signal delay by reducing the resistance of the gate line.
광학 에너지를 스크린 상에 투영하기 위한 광로조절 장치 또는 공간적 광변조기는 광통신, 화상처리 및 정보 디스플레이 장치와 같은 다양한 분야에 응용될 수 있다. 통상적으로 이러한 광변조기를 이용한 화상처리 장치들은 광학 에너지를 스크린 상에 표시하는 방법에 따라 직시형 화상표시 장치와 투사형 화상표시 장치로 구분된다.Optical path control devices or spatial light modulators for projecting optical energy onto the screen can be applied to various fields such as optical communication, image processing and information display devices. Typically, image processing apparatuses using such an optical modulator are classified into a direct view type image display device and a projection type image display device according to a method of displaying optical energy on a screen.
직시형 화상표시 장치의 예로서는 CRT(Cathode Ray Tube)를 들 수 있는데, 이러한 CRT 장치는 소위 브라운관으로 불리는 것으로서 화질은 우수하나 화면의 대형화에 따라 그 중량과 용적이 증가하여 제조 비용이 상승하게 되는 문제가 있다. 투사형 화상표시 장치로는 액정표시 장치(LCD), DMD(Deformable Mirror Device) 및 AMA(Actuated Mirror Array)를 들 수 있다. 이러한 투사형 화상표시 장치는 다시 그들의 광학적 특성에 따라 2개의 그룹으로 나뉠 수 있다. 즉, LCD와 같은 장치는 전송 광변조기로 분류될 수 있는데 반하여, DMD 및 AMA는 반사 광변조기로 분류될 수 있다.An example of a direct view image display device is a CRT (Cathode Ray Tube), which is a so-called CRT device, which has excellent image quality but increases in weight and volume as the size of the screen increases, leading to increased manufacturing costs. There is. Examples of the projection image display apparatus include a liquid crystal display (LCD), a deformable mirror device (DMD), and an actuated mirror array (AMA). Such projection image display apparatuses can be further divided into two groups according to their optical characteristics. That is, devices such as LCDs can be classified as transmission light modulators, while DMD and AMA can be classified as reflective light modulators.
LCD와 같은 전송 광변조기는 광학적 구조가 매우 간단하므로, 얇게 형성하여 중량을 가볍게 할 수 있으며 용적을 줄이는 것이 가능하다. 그러나, 빛의 극성으로 인하여 광효율이 낮으며, 액정재료에 고유하게 존재하는 문제, 예를 들면 응답속도가 느리고 그 내부가 과열되기 쉬운 단점이 있다. 또한, 현존하는 전송 광변조기의 최대 광효율은 1∼2% 범위로 한정되며, 수용 가능한 디스플레이 품질을 제공하기 위해서 암실 조건을 필요로 한다. 따라서, 상술한 문제점들을 해결하기 위하여 DMD 및 AMA와 같은 광변조기가 개발되었다.Transmission optical modulators, such as LCDs, have a very simple optical structure, which makes them thinner, lighter in weight, and smaller in volume. However, the light efficiency is low due to the polarity of the light, there is a problem inherent in the liquid crystal material, for example, the response speed is slow and its inside is easy to overheat. In addition, the maximum light efficiency of existing transmission optical modulators is limited to a range of 1-2% and requires dark room conditions to provide acceptable display quality. Therefore, optical modulators such as DMD and AMA have been developed to solve the above problems.
DMD는 5% 정도의 비교적 양호한 광효율을 나타내지만, DMD에 채용된 힌지 구조물에 의해서 심각한 피로 문제가 발생할 뿐만 아니라, 매우 복잡하고 값비싼 구동회로가 요구된다는 단점이 있다. AMA는 그 내부에 설치된 각각의 거울들이 광원으로부터 입사되는 빛을 소정의 각도로 반사하고, 상기 반사된 빛이 슬릿이나 핀홀과 같은 개구를 통과하여 스크린에 투영되어 화상을 맺도록 광속을 조절할 수 있는 장치이다. 따라서, 그 구조와 동작 원리가 간단하며, LCD나 DMD에 비해 높은 광효율(10% 이상의 광효율)을 얻을 수 있다. 또한, 스크린에 투영되는 화상의 콘트라스트가 향상되어 보다 밝고 선명한 화상을 얻을 수 있다.Although DMD shows a relatively good light efficiency of about 5%, the hinge structure employed in the DMD not only causes serious fatigue problems, but also requires a very complicated and expensive driving circuit. AMA reflects the light incident from the light source at a predetermined angle, and each mirror installed therein adjusts the luminous flux so that the reflected light is projected on the screen through an opening such as a slit or pinhole to form an image. Device. Therefore, its structure and operation principle are simple, and high light efficiency (more than 10% light efficiency) can be obtained compared to LCD or DMD. In addition, the contrast of the image projected on the screen is improved to obtain a brighter and clearer image.
이러한 AMA 장치는 크게 벌크형(bulk type)과 박막형(thin film type)으로 구분된다. 상기 벌크형 광로조절 장치는 Gregory Um 등에게 허여된 미합중국 특허 제5,085,497호에 개시되어 있다. 벌크형 광로조절 장치는 다층 세라믹을 얇게 절단하여 내부에 금속 전극이 형성된 세라믹 웨이퍼를 트랜지스터가 내장된 액티브매트릭스에 장착한 후, 쏘잉(sawing) 방법을 사용하여 가공하고 그 상부에 거울을 설치함으로써 이루어진다. 그러나, 벌크형 광로조절 장치는 설계 및 제조에 있어서 매우 높은 정밀도가 요구되며, 변형층의 응답이 느리다는 단점이 있다.These AMA devices are largely divided into bulk type and thin film type. The bulk optical path control device is disclosed in US Pat. No. 5,085,497 to Gregory Um et al. The bulk optical path control device is made by thinly cutting a multilayer ceramic to mount a ceramic wafer having a metal electrode formed therein into an active matrix in which transistors are built, and then processing it using a sawing method and installing a mirror thereon. However, the bulk optical path control device requires very high precision in design and manufacturing, and has a disadvantage in that the response of the deformation layer is slow.
이에 따라, 반도체 제조 공정을 이용하여 제조할 수 있는 박막형 광로조절 장치(TMA)가 개발되었다. 이러한 박막형 광로조절 장치는 본 출원인이 1998년 6월 30일 대한민국 특허청에 특허 출원한 특허출원 제98-26308호(발명의 명칭 : 박막형 광로조절 장치의 제조방법)에 개시되어 있다.Accordingly, a thin film type optical path control device (TMA) that can be manufactured using a semiconductor manufacturing process has been developed. Such a thin film type optical path control device is disclosed in Korean Patent Application No. 98-26308 (name of the invention: a method of manufacturing a thin film type optical path control device) filed by the applicant of the Korean Patent Office on June 30, 1998.
도 1은 상기 선행 출원에 기재된 박막형 광로조절 장치의 사시도를 도시한 것이며, 도 2는 도 1의 장치 중 액티브매트릭스의 평면도를 도시한 것이며, 도 3은 도 2의 장치를 A1-A2선으로 자른 단면도를 도시한 것이다.FIG. 1 shows a perspective view of a thin film type optical path adjusting device described in the preceding application, FIG. 2 shows a plan view of an active matrix of the device of FIG. 1, and FIG. 3 shows the device of FIG. 2 in a line A 1 -A 2. It shows a cross-sectional view cut into.
도 1을 참조하면, 상기 박막형 광로조절 장치는 액티브매트릭스(1), 지지요소(75), 액츄에이터(90) 및 거울(99)을 포함한다.Referring to FIG. 1, the thin film type optical path control device includes an active matrix 1, a support element 75, an actuator 90, and a mirror 99.
도 2 및 도 3을 참조하면, M×N(M, N은 정수) 개의 MOS 트랜지스터(도시되지 않음)가 내장된 액티브매트릭스(1)는 상기 트랜지스터의 드레인으로부터 연장되는 드레인패드(5), 액티브매트릭스(1) 및 드레인패드(5)의 상부에 적층된 보호층(35) 및 보호층(35)의 상부에 적층된 식각방지층(40)을 포함한다.2 and 3, an active matrix 1 including M × N (M and N are integers) MOS transistors (not shown) includes a drain pad 5 and an active extending from the drain of the transistor. A protective layer 35 stacked on the matrix 1 and the drain pad 5 and an etch stop layer 40 stacked on the protective layer 35 are included.
액티브매트릭스(1)에 내장된 MOS 트랜지스터에 있어서, 그 게이트(3a)는 MOS 트랜지스터를 온/오프(ON/OFF)시키는 스위치 역할을 하며, 소오스라인(4)을 통해 소오스(4a)에 제1 신호(화상 신호)가 들어가게 된다. 게이트라인(3)을 통해 게이트(3a)에 전압이 인가되어 상기 게이트(3a)가 온(ON)이 되면, 소오스(4a)의 화상 신호에 의해 드레인패드(5)에 연결되어 있는 액츄에이터(90)가 동작하게 된다.In the MOS transistor embedded in the active matrix 1, the gate 3a acts as a switch for turning on / off the MOS transistor, and the first source to the source 4a through the source line 4. A signal (picture signal) enters. When a voltage is applied to the gate 3a through the gate line 3 and the gate 3a is turned on, an actuator 90 connected to the drain pad 5 by an image signal of the source 4a. ) Will work.
상기 게이트라인(3), 소오스라인(4) 및 드레인패드(5)는 동일한 금속층으로 형성되므로, 게이트라인(3)과 소오스라인(4)을 쇼트(short) 없이 교차시키기 위하여 MOS 트랜지스터의 게이트(3a)가 게이트라인(3)과 소오스라인(4)이 교차되는 부위까지 연장되도록 형성된다. 게이트라인(3)은 도 3에 도시한 바와 같이, 연장되어진 폴리실리콘 게이트(3a)에 접속되어 이웃하는 게이트라인(3)과 연결된다. 도 3에서, 참조 부호 10은 소자분리막을 나타내고, 참조 부호 15는 절연층을 나타낸다.Since the gate line 3, the source line 4, and the drain pad 5 are formed of the same metal layer, the gate of the MOS transistor is formed so as to cross the gate line 3 and the source line 4 without a short. 3a) is formed to extend to the intersection of the gate line 3 and the source line 4. As shown in FIG. 3, the gate line 3 is connected to an extended polysilicon gate 3a and connected to a neighboring gate line 3. In Fig. 3, reference numeral 10 denotes an isolation layer, and reference numeral 15 denotes an insulating layer.
지지요소(75)는, 액티브매트릭스(1)의 상부에 형성된 지지라인(74), 지지라인(74)과 일체로 형성된 사각고리형의 지지층(73), 그리고 지지층(73) 중 지지라인(74)과 인접한 부분 하부의 액티브매트릭스(1)에 각기 접촉되어 지지층(73)을 지지하는 제1 앵커(71) 및 제2 앵커들(72a, 72b)을 포함한다.The support element 75 includes a support line 74 formed on the top of the active matrix 1, a support layer 73 of a square ring formed integrally with the support line 74, and a support line 74 of the support layers 73. The first anchor 71 and the second anchors 72a and 72b are respectively in contact with the active matrix 1 below the portion adjacent to each other and support the support layer 73.
액츄에이터(90)는 지지라인(74)에 대하여 거울상의 'ㄷ'자의 형상으로 지지층(73)의 상부에 형성된다. 액츄에이터(90)는 하부전극(80), 제1 변형층(82), 제2 변형층(83), 제1 상부전극(85) 및 제2 상부전극(86)을 포함한다. 하부전극(80)은 지지라인(74)에 대하여 소정의 거리만큼 이격된 거울상의 'ㄷ'자의 형상을 가지며, 하부전극(80)의 일측에는 제1 앵커(71)를 향하여 계단형으로 돌출부들이 서로 대응하여 형성된다. 하부전극(80)의 돌출부들은 각기 제1 앵커(71)에 형성된 비어홀(50)의 주위까지 연장된다. 거울(99)은 포스트(98)에 의하여 중앙부가 지지되며, 양측부가 제2 에어갭(97)을 개재하여 액츄에이터(90)의 상부에 수평하게 형성된다.The actuator 90 is formed on the support layer 73 in the shape of a mirror 'C' with respect to the support line 74. The actuator 90 includes a lower electrode 80, a first strained layer 82, a second strained layer 83, a first upper electrode 85, and a second upper electrode 86. The lower electrode 80 has a mirror-shaped 'c' shape spaced apart from the support line 74 by a predetermined distance, and protruding portions are stepped toward the first anchor 71 at one side of the lower electrode 80. Are formed corresponding to each other. The protrusions of the lower electrode 80 extend to the periphery of the via hole 50 formed in the first anchor 71, respectively. The mirror 99 is centrally supported by the post 98, and both sides thereof are horizontally formed on the upper part of the actuator 90 via the second air gap 97.
이하 상술한 박막형 광로조절 장치의 제조방법을 도면을 참조하여 설명한다. 도 4a 내지 도 4c는 도 1에 도시한 장치의 제조방법을 설명하기 위한 도면들이다.Hereinafter, a method of manufacturing the above-described thin film type optical path control apparatus will be described with reference to the drawings. 4A to 4C are diagrams for describing a method of manufacturing the apparatus shown in FIG. 1.
도 4a를 참조하면, M×N(M, N은 정수) 개의 MOS 트랜지스터(도시되지 않음)가 내장되고 트랜지스터의 드레인으로부터 연장되는 드레인패드(5)가 형성된 액티브매트릭스(1)의 상부에 보호층(35)이 형성된다. 보호층(35)은 화학기상증착(CVD) 방법으로 0.1∼1.0㎛의 두께를 갖게 형성된다. 보호층(35)은 인실리케이트유리(PSG)로 이루어지며, 후속하는 공정 동안 상기 MOS 트랜지스터 및 드레인패드(5)가 형성된 액티브매트릭스(1)가 손상되는 것을 방지한다.Referring to FIG. 4A, a protective layer is formed on top of an active matrix 1 in which M x N (M, N is an integer) MOS transistors (not shown) are formed and a drain pad 5 extending from the drain of the transistor is formed. 35 is formed. The protective layer 35 is formed to have a thickness of 0.1 to 1.0 μm by chemical vapor deposition (CVD). The protective layer 35 is made of silicate glass (PSG) and prevents damage to the active matrix 1 in which the MOS transistors and the drain pads 5 are formed during the subsequent process.
보호층(35)의 상부에는 식각방지층(40)이 형성된다. 식각방지층(40)은 질화물을 저압화학기상증착(LPCVD) 방법으로 1000∼2000Å의 두께로 증착시켜 형성한다. 식각방지층(40)은 후속하는 식각공정 동안 보호층(35) 및 액티브매트릭스(1)가 식각되는 것을 방지한다. 식각방지층(40)의 상부에는 액츄에이터(90)를 구성하는 박막들의 적층을 용이하게 하는 기능을 수행하는 제1 희생층(45)이 적층된다. 제1 희생층(45)은 폴리실리콘을 500℃ 이하의 온도에서 저압화학기상증착 방법으로 2.0∼3.0㎛의 두께를 갖게 형성한다. 이어서, 제1 희생층(45)의 표면을 화학기계적연마(CMP) 방법을 이용하여 연마함으로써 제1 희생층(45)이 1.1㎛의 두께를 갖도록 그 표면을 평탄화시킨다.An etch stop layer 40 is formed on the passivation layer 35. The etch stop layer 40 is formed by depositing nitride to a thickness of 1000-2000 kPa by low pressure chemical vapor deposition (LPCVD). The etch stop layer 40 prevents the protective layer 35 and the active matrix 1 from being etched during the subsequent etching process. A first sacrificial layer 45 is formed on the etch stop layer 40 to facilitate the stacking of the thin films constituting the actuator 90. The first sacrificial layer 45 is formed to have a thickness of 2.0 to 3.0㎛ polysilicon at a temperature of 500 ℃ or less by a low pressure chemical vapor deposition method. Subsequently, the surface of the first sacrificial layer 45 is polished using a chemical mechanical polishing (CMP) method to planarize the surface of the first sacrificial layer 45 to have a thickness of 1.1 μm.
계속하여, 제1 희생층(45)의 상부에 제1 포토레지스트(도시되지 않음)를 도포하고 패터닝한 후, 이를 마스크로 이용하여 제1 희생층(45) 중 아래에 드레인패드(5)가 위치한 부분 및 이와 양측으로 인접한 부분들을 식각하여 식각방지층(40)의 일부를 노출시키고 제1 포토레지스트를 제거함으로써, 후에 제1 앵커(71) 및 제2 앵커들(72a, 72b)이 형성될 위치를 만든다. 이에 따라, 식각방지층(40)이 소정의 거리만큼 이격된 3개의 사각형의 형상으로 노출된다.Subsequently, after applying and patterning a first photoresist (not shown) on top of the first sacrificial layer 45, the drain pad 5 is disposed below the first sacrificial layer 45 by using the pattern as a mask. Where the first anchor 71 and the second anchors 72a and 72b are to be formed by etching the located portion and the portions adjacent to both sides thereof to expose a portion of the etch stop layer 40 and to remove the first photoresist. Make Accordingly, the etch stop layer 40 is exposed in the shape of three squares spaced apart by a predetermined distance.
제1층(69)은 상기와 같이 노출된 식각방지층(40) 및 제1 희생층(45)의 상부에 적층된다. 제1층(69)은 질화물 또는 금속과 같은 경질의 물질을 저압화학기상증착 방법으로 0.1∼1.0㎛의 두께로 증착하여 형성한다. 하부전극층(79)은 제1층(69)의 상부에 적층된다. 하부전극층(79)은 백금(Pt), 탄탈륨(Ta) 또는 백금-탄탈륨(Pt-Ta) 등의 금속을 스퍼터링 방법 또는 화학기상증착 방법으로 증착하여 0.1∼1.0㎛의 두께를 갖게 형성한다.The first layer 69 is stacked on the exposed etch stop layer 40 and the first sacrificial layer 45 as described above. The first layer 69 is formed by depositing a hard material such as nitride or metal to a thickness of 0.1 to 1.0 mu m by a low pressure chemical vapor deposition method. The lower electrode layer 79 is stacked on top of the first layer 69. The lower electrode layer 79 is formed to have a thickness of 0.1 to 1.0 μm by depositing a metal such as platinum (Pt), tantalum (Ta), or platinum-tantalum (Pt-Ta) by sputtering or chemical vapor deposition.
하부전극층(79)의 상부에는 PZT 또는 PLZT 등의 압전물질로 이루어진 제2층(59)이 적층된다. 바람직하게는, 제2층(59)은 졸-겔법으로 제조된 PZT를 스퍼터링하여 0.4㎛의 두께를 갖게 형성한다. 이어서, 제2층(59)을 구성하는 압전물질을 급속열처리(RTA) 방법으로 열처리하여 상변이시킨다. 상부전극층(87)은 제2층(59)의 상부에 적층된다. 상부전극층(87)은 백금, 탄탈륨, 은(Ag) 또는 백금-탄탈륨 등의 금속을 스퍼터링 방법 또는 화학기상증착 방법으로 증착하여 0.1∼1.0㎛의 두께를 갖게 형성한다.A second layer 59 made of a piezoelectric material such as PZT or PLZT is stacked on the lower electrode layer 79. Preferably, the second layer 59 is formed to have a thickness of 0.4 μm by sputtering PZT produced by the sol-gel method. Subsequently, the piezoelectric material constituting the second layer 59 is subjected to heat treatment by rapid thermal treatment (RTA) to cause phase shift. The upper electrode layer 87 is stacked on top of the second layer 59. The upper electrode layer 87 is formed to have a thickness of 0.1 to 1.0 μm by depositing a metal such as platinum, tantalum, silver (Ag), or platinum-tantalum by a sputtering method or a chemical vapor deposition method.
도 4b를 참조하면, 상부전극층(87)의 상부에 제2 포토레지스트(도시되지 않음)를 도포하고 패터닝한 후, 이를 마스크로 이용하여 상부전극층(87)을 각기 직사각평판의 형상을 가지며, 서로 소정의 거리만큼 이격된 제1 및 제2 상부전극(85, 86)으로 패터닝한 다음 제2 포토레지스트를 제거한다(도 1참조). 제1 및 제2 상부전극(85, 86)에는 각기 외부로부터 후에 형성되는 공통전극선(77)을 통하여 제2 신호(바이어스 신호)가 인가된다.Referring to FIG. 4B, after applying and patterning a second photoresist (not shown) on the upper electrode layer 87, the upper electrode layer 87 has a rectangular flat shape using each other as a mask. After patterning the first and second upper electrodes 85 and 86 spaced apart by a predetermined distance, the second photoresist is removed (see FIG. 1). A second signal (bias signal) is applied to the first and second upper electrodes 85 and 86 through a common electrode line 77 formed later from the outside, respectively.
이어서, 상부전극층(87)을 패터닝하는 방법과 동일한 방법으로 제2층(59)을 패터닝하여 각기 직사각평판의 형상을 가지며, 서로 소정의 거리만큼 이격된 제1 및 제2 변형층(82, 83)을 형성한다. 이 경우, 도 1에 도시한 바와 같이, 제1 및 제2 변형층(82, 83)은 각기 제1 및 제2 상부전극(85, 86)보다 약간 넓은 면적을 갖는다.Subsequently, the second layer 59 is patterned in the same manner as the patterning of the upper electrode layer 87 to form a rectangular flat plate, and the first and second strained layers 82 and 83 spaced apart from each other by a predetermined distance. ). In this case, as shown in FIG. 1, the first and second strained layers 82 and 83 have a slightly larger area than the first and second upper electrodes 85 and 86, respectively.
계속하여, 상부전극층(87)을 패터닝하는 방법과 동일한 방법으로 하부전극층(79)을 패터닝하여 후에 형성되는 지지라인(74)에 대하여 거울상의 'ㄷ'자의 형상을 가지며, 제1 앵커(71)를 향하여 계단형으로 형성된 돌출부들을 갖는 하부전극(80)을 형성한다. 이 경우, 하부전극(80)의 2개의 암들은 각기 제1 및 제2 변형층(82, 83)보다 넓은 면적을 갖는다. 또한, 하부전극층(79)을 패터닝할 때, 제1층(69)의 일측 상부에 하부전극(80)에 대하여 수직 방향으로 공통전극선(77)이 동시에 형성된다. 공통전극선(77)은 후에 형성되는 지지라인(74)의 상부에 하부전극(80)과 소정의 거리만큼 이격되어 형성된다.Subsequently, the lower electrode layer 79 is patterned in the same manner as the method of patterning the upper electrode layer 87 to have a mirror-shaped 'c' shape with respect to the support line 74 formed later, and the first anchor 71. To form a lower electrode 80 having protrusions formed in a stepped toward. In this case, the two arms of the lower electrode 80 have a larger area than the first and second deforming layers 82 and 83, respectively. In addition, when the lower electrode layer 79 is patterned, the common electrode line 77 is simultaneously formed in a direction perpendicular to the lower electrode 80 on one side of the first layer 69. The common electrode line 77 is formed to be spaced apart from the lower electrode 80 by a predetermined distance on the support line 74 formed later.
이어서, 제1층(69)을 패터닝하여 지지층(73), 지지라인(74), 제1 앵커(71) 및 제2 앵커들(72a, 72b)을 포함하는 지지요소(75)를 형성한다. 이 때, 제1층(69) 중 상기 3개의 사각형의 형상으로 노출된 식각방지층(40)에 접촉되는 부분 중 양측부는 제2 앵커들(72a,72b)이 되며, 중앙부는 제1 앵커(71)가 된다. 제1 앵커(71) 및 제2 앵커들(72a,72b)은 각기 사각상자의 형상을 가지며, 제1 앵커(71)의 아래에는 드레인패드(5)가 위치한다. 제1 및 제2 변형층(82, 83)은 각기 지지층(73) 중 지지라인(74)에 대하여 직교하는 방향으로 수평하게 연장된 2개의 암들의 위에 서로 나란하게 형성된다. 따라서 제1 앵커(71)는 거울상의 'ㄷ'자 모양의 하부전극(80) 사이의 하부에 형성되며, 제2 앵커들(72a, 72b)은 각기 하 전극(80)의 외측 하부에 형성된다.The first layer 69 is then patterned to form a support element 75 comprising a support layer 73, a support line 74, a first anchor 71 and second anchors 72a, 72b. At this time, both sides of the portion of the first layer 69 which contacts the etch stop layer 40 exposed in the shape of the three quadrangles are second anchors 72a and 72b, and the center portion of the first anchor 69 is the first anchor 71. ) The first anchor 71 and the second anchors 72a and 72b each have a rectangular box shape, and a drain pad 5 is positioned below the first anchor 71. The first and second deformable layers 82 and 83 are formed parallel to each other on two arms horizontally extending in a direction orthogonal to the support line 74 of the support layer 73, respectively. Accordingly, the first anchor 71 is formed between the mirror-shaped 'c' shaped lower electrodes 80, and the second anchors 72a and 72b are formed at the outer bottom of the lower electrode 80, respectively. .
다음에, 지지요소(75) 및 액츄에이터(90)의 상부에 제3 포토레지스트(도시되지 않음)를 도포하고 패터닝하여 지지라인(74) 상에 형성된 공통전극선(77)으로부터 제1 및 제2 상부전극(85, 86)의 일부를 노출시킨다. 이 때, 제1 앵커(71)로부터 하부전극(80)의 돌출부까지도 함께 노출된다. 이어서, 상기 노출된 부분에 아몰퍼스 실리콘 또는 저온산화물인 산화규소 또는 오산화인 등을 증착하고 이를 패터닝함으로써, 제1 상부전극(85)의 일부로부터 제1 변형층(82) 및 하부전극(80)을 통하여 지지층(73)의 일부까지 제1 절연층(65)을 형성하고, 동시에 제2 상부전극(86)의 일부로부터 제2 변형층(83) 및 하부전극(80)을 통하여 지지층(73)의 일부까지 제2 절연층(66)을 형성한다. 제1 및 제2 절연층(65, 66)은 저압화학기상증착 방법을 사용하여 각기 0.2∼0.4㎛의 두께를 갖게 형성한다.Next, a third photoresist (not shown) is applied and patterned on top of the support element 75 and the actuator 90 to form the first and second upper portions from the common electrode line 77 formed on the support line 74. A portion of the electrodes 85 and 86 are exposed. At this time, even the protrusion of the lower electrode 80 is exposed together from the first anchor 71. Subsequently, the first strained layer 82 and the lower electrode 80 may be removed from a portion of the first upper electrode 85 by depositing and patterning amorphous silicon or silicon oxide or phosphorus pentoxide, which is a low temperature oxide, on the exposed portion. The first insulating layer 65 is formed up to a part of the support layer 73, and at the same time, the part of the second upper electrode 86 passes through the second strained layer 83 and the lower electrode 80 of the support layer 73. The second insulating layer 66 is partially formed. The first and second insulating layers 65 and 66 are formed to have a thickness of 0.2 to 0.4 mu m, respectively, using a low pressure chemical vapor deposition method.
계속하여, 아래에 드레인패드(5)가 위치한 부분인 제1 앵커(71)의 중앙부로부터 제1 앵커(71), 식각방지층(40), 보호층(35)을 식각하여 드레인패드(5)까지 비어홀(50)을 형성한 후, 드레인패드(5)로부터 비어홀(50)을 통하여 하부전극(80)의 돌출부까지 비어컨택(89)을 형성한다(도1 참조). 이와 동시에, 제1 상부전극(85)으로부터 제1 절연층(65) 및 지지층(73)의 일부를 통하여 공통전극선(77)까지 제1 상부전극연결부재(67)가 형성되며, 제2 상부전극(86)으로부터 제2 절연층(66) 및 지지층(73)의 일부를 통하여 공통전극선(77)까지 제2 상부전극연결부재(68)가 형성된다. 비어컨택(89), 제1 및 제2 상부전극연결부재(67, 68)는 각기 백금, 탄탈륨 또는 백금-탄탈륨을 스퍼터링 방법 또는 화학기상증착 방법으로 0.1∼0.2㎛의 두께를 갖게 증착시킨 후, 증착된 금속을 패터닝하여 형성한다.Subsequently, the first anchor 71, the etch stop layer 40, and the protective layer 35 are etched from the central portion of the first anchor 71, the portion of which the drain pad 5 is located below, to the drain pad 5. After the via hole 50 is formed, a via contact 89 is formed from the drain pad 5 through the via hole 50 to the protrusion of the lower electrode 80 (see FIG. 1). At the same time, the first upper electrode connecting member 67 is formed from the first upper electrode 85 to the common electrode line 77 through a portion of the first insulating layer 65 and the supporting layer 73, and the second upper electrode The second upper electrode connecting member 68 is formed from the 86 to the common electrode line 77 through a portion of the second insulating layer 66 and the supporting layer 73. After the via contact 89 and the first and second upper electrode connecting members 67 and 68 are deposited with platinum, tantalum or platinum-tantalum to have a thickness of 0.1 to 0.2 μm by sputtering or chemical vapor deposition, Formed by patterning the deposited metal.
도 4c를 참조하면, 액츄에이터(90) 및 지지요소(75)의 상부에 아큐플로(accuflo)를 스핀코팅하여 제2 희생층(95)을 형성한다. 다음에, 거울(99) 및 포스트(98)를 형성하기 위하여 제2 희생층(95)의 상부에 알루미늄 또는 산화규소(SiO2)로 이루어진 하드마스크(hard mask)(92)를 형성하고 통상의 사진식각 방법으로 하드마스크(92)를 패터닝한 후, 이러한 하드마스크(92) 패턴을 따라 제2 희생층(95)을 패터닝하여 거울상의 'ㄷ'자의 하부전극(80) 중 지지라인(74)과 인접하지 않고 평행하게 형성된 부분의 일부(즉, 그 상부에 제1 및 제2 상부전극(85, 86)이 형성되지 않은 부분)를 노출시킨다.Referring to FIG. 4C, a second sacrificial layer 95 is formed by spin coating an acfloflo on top of the actuator 90 and the support element 75. Next, a hard mask 92 made of aluminum or silicon oxide (SiO 2 ) is formed on top of the second sacrificial layer 95 to form the mirror 99 and the post 98. After the hard mask 92 is patterned by a photolithography method, the second sacrificial layer 95 is patterned along the hard mask 92 pattern to support the support line 74 of the lower '80' mirror electrode 80. A portion of the portion formed in parallel but not adjacent to (ie, a portion where the first and second upper electrodes 85 and 86 are not formed thereon) is exposed.
이어서, 노출된 하부전극(80) 및 하드마스크(92)의 상부에 알루미늄과 같은 금속을 스퍼터링 방법 또는 화학기상증착 방법을 사용하여 0.1∼1.0㎛의 두께로 증착하고, 상기 증착된 금속을 패터닝하여 사각평판의 형상을 갖는 거울(99)과 거울(99)을 지지하는 포스트(98)를 동시에 형성한다.Subsequently, a metal such as aluminum is deposited on the exposed lower electrode 80 and the hard mask 92 to a thickness of 0.1 μm to 1.0 μm using a sputtering method or a chemical vapor deposition method, and then the deposited metal is patterned. A mirror 99 having a rectangular flat plate shape and a post 98 for supporting the mirror 99 are simultaneously formed.
그리고, 제2 희생층(95)을 플라즈마애싱 방법으로 제거한 후, 제1 희생층(45)을 플루오르화크세논(XeF2) 또는 플루오르화브롬(BrF2)을 사용하여 제거하고 세정 및 건조 처리를 수행하여 도 1에 도시한 바와 같은 TMA 소자를 완성한다. 상기와 같이 제2 희생층(95)이 제거되면 제2 희생층(95)의 위치에 제2 에어갭(97)이 형성되고, 제1 희생층(45)이 제거되면 제1 희생층(45)의 위치에 제1 에어갭(47)이 형성된다.After the second sacrificial layer 95 is removed by plasma ashing, the first sacrificial layer 45 is removed using xenon fluoride (XeF 2 ) or bromide fluoride (BrF 2 ), and the cleaning and drying treatment is performed. Performed to complete the TMA device as shown in FIG. As described above, when the second sacrificial layer 95 is removed, the second air gap 97 is formed at the position of the second sacrificial layer 95, and when the first sacrificial layer 45 is removed, the first sacrificial layer 45 is removed. The first air gap 47 is formed at the position of.
상술한 박막형 광로조절 장치의 제조방법에 있어서, 한 셀의 금속 게이트라인은 폴리실리콘 게이트에 접속되어 이웃한 셀의 금속 게이트라인에 연결되므로 게이트라인 자체에 금속층과 폴리실리콘층과의 컨택 저항이 직렬 연결된다. 즉, 게이트라인의 저항은 R(게이트라인) = R(금속층) + R(컨택) + R(금속층)의 형태로 얻어진다. 따라서, 픽셀 수가 1024×768 개 정도인 XGA급 TMA 모듈을 설계할 때 픽셀 수의 증가분만큼 컨택 저항의 수가 증가하므로 게이트라인의 저항이 증가하게 된다. 이에 따라 게이트 신호 지연이 발생하는 문제가 있다.In the above-described method for manufacturing a thin film type optical path control device, a metal gate line of one cell is connected to a polysilicon gate and is connected to a metal gate line of a neighboring cell, so that the contact resistance between the metal layer and the polysilicon layer is in series with the gate line itself. Connected. That is, the resistance of the gate line is obtained in the form of R (gate line) = R (metal layer) + R (contact) + R (metal layer). Therefore, when designing an XGA-class TMA module having 1024 × 768 pixels, the number of contact resistors increases by the increase in the number of pixels, thereby increasing the resistance of the gate line. Accordingly, there is a problem that a gate signal delay occurs.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 게이트라인의 저항을 감소시켜 게이트 신호 지연을 방지할 수 있는 박막형 광로조절 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a thin film type optical path control apparatus which can prevent the gate signal delay by reducing the resistance of the gate line.
도 1은 본 출원인의 선행 출원에 기재된 박막형 광로조절 장치의 사시도이다.1 is a perspective view of a thin film type optical path adjusting device described in the applicant's prior application.
도 2는 도 1의 장치 중 액티브매트릭스를 도시한 평면도이다.FIG. 2 is a plan view illustrating an active matrix of the apparatus of FIG. 1.
도 3은 도 2의 장치를 A1-A2선으로 자른 단면도이다.Figure 3 is a cross-sectional view taken in the second device to the line A 1 -A 2.
도 4a 내지 도 4c는 도 1에 도시한 장치의 제조 공정도이다.4A to 4C are manufacturing process diagrams of the apparatus shown in FIG. 1.
도 5는 본 발명에 따른 박막형 광로조절 장치의 사시도이다.5 is a perspective view of a thin film type optical path control apparatus according to the present invention.
도 6은 도 5의 장치 중 액티브매트릭스를 도시한 평면도이다.6 is a plan view illustrating an active matrix of the apparatus of FIG. 5.
도 7은 도 6의 장치를 C1-C2선으로 자른 단면도이다.FIG. 7 is a cross-sectional view of the device of FIG. 6 taken along line C 1 -C 2. FIG.
도 8은 도 5의 장치를 B1-B2선으로 자른 단면도이다.8 is a cross-sectional view of the apparatus of FIG. 5 taken along line B 1 -B 2 .
도 9a 내지 도 9f는 도 8에 도시한 장치의 제조 공정도이다.9A to 9F are manufacturing process diagrams of the apparatus shown in FIG. 8.
<도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of the drawings>
100 : 액티브매트릭스 101 : 기판100: active matrix 101: substrate
120 : 트랜지스터 135 : 제1 금속층120: transistor 135: first metal layer
140 : 제1 보호층 145 : 제2 금속층140: first protective layer 145: second metal layer
150 : 제2 보호층 155 : 식각방지층150: second protective layer 155: etch stop layer
160 : 제1 희생층 170 : 지지층160: first sacrificial layer 170: support layer
171 : 제1 앵커 172a, 172b : 제2 앵커171: first anchor 172a, 172b: second anchor
174 : 지지라인 175 : 지지요소174: support line 175: support element
180 : 하부전극 190, 191 : 제1 및 제2 변형층180: lower electrode 190, 191: first and second strained layers
200, 201 : 제1 및 제2 상부전극 210 : 액츄에이터200, 201: first and second upper electrodes 210: actuators
220, 221 : 제1 및 제2 절연층220, 221: first and second insulating layers
230, 231 : 제1 및 제2 상부전극연결부재230 and 231: first and second upper electrode connecting members
250 : 포스트 260 : 거울250: Post 260: Mirror
270 : 비어홀 280 : 비어컨택270: Beer Hall 280: Beer Contact
300 : 제2 희생층 310 : 제2 에어갭300: second sacrificial layer 310: second air gap
370 : 하드마스크370: hard mask
상술한 본 발명의 목적을 달성하기 위하여 본 발명은 액티브매트릭스, 지지요소, 액츄에이터, 그리고 거울을 포함하는 박막형 광로조절 장치를 제공한다. 게이트, 소오스 및 드레인으로 이루어진 MOS 트랜지스터가 내장된 상기 액티브매트릭스는 게이트에 접속된 게이트라인, 소오스에 접속된 소오스라인 및 드레인에 접속된 드레인패드를 포함하며, 상기 게이트라인은 이웃하는 셀을 따라 신장되도록 형성된다. 지지요소는 액티브매트릭스의 상부에 형성된 지지라인, 지지라인과 일체로 형성되며 사각고리의 형상을 갖는 지지층, 그리고 지지층 중 지지라인과 인접한 부분 하부의 액티브매트릭스에 각기 접촉되어 지지층을 지지하는 제1 앵커 및 제2 앵커들을 포함한다. 상기 액츄에이터는 지지라인에 대하여 거울상의 'ㄷ'자의 형상으로 지지층의 상부에 형성되며 하부전극, 제1 및 제2 변형층, 그리고 제1 및 제2 상부전극을 포함한다. 거울은 지지층 중 지지라인과 이격되어 평행한 부분 상에 형성된 포스트에 의하여 지지되어 액츄에이터의 상부에 형성된다.In order to achieve the above object of the present invention, the present invention provides a thin film type optical path control device including an active matrix, a support element, an actuator, and a mirror. The active matrix having a MOS transistor including a gate, a source, and a drain includes a gate line connected to a gate, a source line connected to a source, and a drain pad connected to a drain, wherein the gate line extends along a neighboring cell. It is formed to be. The support element is a support line formed on top of the active matrix, a support layer formed integrally with the support line and having a rectangular ring shape, and a first anchor which is in contact with the active matrix below the portion adjacent to the support line of the support layer to support the support layer, respectively. And second anchors. The actuator is formed on the support layer in a mirror-shaped 'c' shape with respect to the support line and includes a lower electrode, first and second deformable layers, and first and second upper electrodes. The mirror is supported by a post formed on a parallel portion of the support layer spaced apart from the support line and formed on top of the actuator.
본 발명에 의하면, 액티브매트릭스에 내장된 MOS 트랜지스터의 게이트에 접속되는 게이트라인을 인접한 셀을 따라 신장되도록 형성한다. 따라서, 게이트라인의 저항이 오직 금속층 자체의 저항만으로 구성되므로 종래의 것에 비해 게이트라인의 저항이 현저히 감소된다. 따라서, 게이트 신호의 지연이 없는 XGA급 AMA 모듈을 설계할 수 있다. 또한, 게이트라인과 소오스라인을 서로 다른 층으로 형성함으로써 게이트라인과 소오스라인간의 커플링 효과를 감소시켜 화소의 라인 결함을 최소화할 수 있다.According to the present invention, a gate line connected to a gate of an MOS transistor embedded in an active matrix is formed to extend along an adjacent cell. Therefore, the resistance of the gate line is significantly reduced compared to the conventional one because the resistance of the gate line consists only of the resistance of the metal layer itself. Therefore, it is possible to design the XGA class AMA module without the delay of the gate signal. In addition, the gate line and the source line may be formed in different layers to reduce the coupling effect between the gate line and the source line, thereby minimizing line defects of the pixel.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 박막형 광로조절 장치를 상세하게 설명한다.Hereinafter, a thin film type optical path adjusting device according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 5는 본 발명에 따른 박막형 광로조절 장치의 사시도를 도시한 것이며, 도 6은 도 5의 장치 중 액티브매트릭스를 확대한 평면도를 도시한 것이며, 도 7은 도 6의 장치를 C1-C2선으로 자른 단면도를 도시한 것이며, 도 8은 도 5의 장치를 B1-B2선으로 자른 단면도를 도시한 것이다.5 is a perspective view of a thin film type optical path control apparatus according to the present invention, FIG. 6 is a plan view showing an enlarged active matrix of the apparatus of FIG. 5, and FIG. 7 is a C 1 -C 2 apparatus of FIG. 6. FIG. 8 shows a cross-sectional view taken in line, and FIG. 8 shows a cross-sectional view taken in line B 1 -B 2 of the apparatus of FIG.
도 5를 참조하면, 본 발명에 따른 박막형 광로조절 장치는 액티브매트릭스(100), 액티브매트릭스(100)의 상부에 형성된 지지요소(175), 지지요소(175)의 상부에 형성된 액츄에이터(210) 그리고 액츄에이터(210)의 상부에 형성된 거울(260)을 포함한다.Referring to FIG. 5, the thin film type optical path control apparatus according to the present invention includes an active matrix 100, a support element 175 formed on the active matrix 100, an actuator 210 formed on the support element 175, and And a mirror 260 formed on top of the actuator 210.
도 6 내지 도 8을 참조하면, M×N(M, N은 자연수) 개의 P-MOS 트랜지스터(120)가 내장된 액티브매트릭스(100)는, 상기 P-MOS 트랜지스터(120)의 게이트(115)에 접속된 게이트라인(133), 게이트라인(133)의 상부에 형성된 제2 절연부재(130), 제2 절연부재(130)의 상부에 형성되며 P-MOS 트랜지스터(120)의 드레인(105) 및 소오스(110)로부터 연장되는 드레인패드(132) 및 소오스라인(134)을 포함하는 제1 금속층(135), 제1 금속층(135)의 상부에 형성된 제1 보호층(140), 제1 보호층(140)의 상부에 형성된 제2 금속층(145), 제2 금속층(145)의 상부에 형성된 제2 보호층(150), 그리고 제2 보호층(150)의 상부에 형성된 식각방지층(155)을 포함한다.6 to 8, the active matrix 100 in which M × N (M and N are natural numbers) P-MOS transistors 120 is embedded in the gate 115 of the P-MOS transistor 120. The gate line 133 connected to the gate line 133, the second insulating member 130 formed on the gate line 133, and the drain 105 of the P-MOS transistor 120 formed on the second insulating member 130. And a first metal layer 135 including a drain pad 132 and a source line 134 extending from the source 110, a first protective layer 140 formed on the first metal layer 135, and a first protection layer. The second metal layer 145 formed on the layer 140, the second protective layer 150 formed on the second metal layer 145, and the etch stop layer 155 formed on the second protective layer 150. It includes.
본 발명에 있어서, 게이트라인(133)은 이웃하는 셀을 따라 신장되도록 형성되므로, 게이트라인(133)의 저항은 금속층만의 저항으로 이루어진다. 즉, R(게이트라인) = R(금속층)이 된다. 종래의 박막형 광로조절 장치에서의 게이트라인 저항은 R(금속층) + R(컨택) + R(금속층)의 값으로 얻어지므로, 본 발명에 의한 게이트라인(133)의 저항이 현저히 감소됨을 알 수 있다.In the present invention, since the gate line 133 is formed to extend along neighboring cells, the resistance of the gate line 133 is made of only the metal layer. That is, R (gate line) = R (metal layer). In the conventional thin film type optical path control device, since the gate line resistance is obtained by a value of R (metal layer) + R (contact) + R (metal layer), it can be seen that the resistance of the gate line 133 according to the present invention is significantly reduced. .
또한, 게이트라인(133)과 소오스라인(134)은 서로 다른 층으로 형성되고, 소오스라인(134)과 드레인패드(132)는 서로 동일한 제1 금속층(135)으로 형성된다. 게이트라인(133)과 소오스라인(134)을 쇼트없이 교차시키기 위하여 P-MOS 트랜지스터(120)의 게이트(115)가 게이트라인(133)과 소오스라인(134)이 교차되는 부위까지 연장되도록 형성되며, 게이트라인(133)은 이와 같이 연장된 게이트(115)에 접속된다.In addition, the gate line 133 and the source line 134 are formed of different layers, and the source line 134 and the drain pad 132 are formed of the same first metal layer 135. In order to cross the gate line 133 and the source line 134 without a short, the gate 115 of the P-MOS transistor 120 is formed to extend to a portion where the gate line 133 and the source line 134 cross each other. The gate line 133 is connected to the gate 115 thus extended.
지지요소(175)는 지지라인(174), 지지층(170), 제1 앵커(171) 및 제2 앵커들(172a, 172b)을 포함한다. 지지라인(174) 및 지지층(170)은 제1 에어갭(165)을 개재하여 식각방지층(155) 상에 수평하게 형성된다. 지지라인(174)의 일측 상에는 공통전극선(240)이 형성되며 지지라인(174)은 이러한 공통전극선(240)을 지지하는 기능을 수행한다.Support element 175 includes support line 174, support layer 170, first anchor 171, and second anchors 172a and 172b. The support line 174 and the support layer 170 are horizontally formed on the etch stop layer 155 through the first air gap 165. The common electrode line 240 is formed on one side of the support line 174, and the support line 174 serves to support the common electrode line 240.
지지층(170)은 사각고리의 형상, 바람직하게는 직사각고리의 형상을 갖고 지지라인(174)에 대하여 동일 평면상에서 직교하는 방향을 따라 지지라인(174)과 일체로 형성된다. 상기 사각고리의 형상을 갖는 지지층(170) 중 지지라인(174)과 직교하는 방향으로 수평하게 연장된 2개의 암들 사이의 하부에는 제1 앵커(171)가 상기 2개의 암들과 일체로 형성되어 식각방지층(155)에 부착되며, 상기 2개의 암들의 외측 하부에는 2개의 제2 앵커들(172a, 172b)이 상기 2개의 암들과 일체로 형성되어 식각방지층(155)에 부착된다. 제1 앵커(171) 및 제2 앵커들(172a, 172b)은 각기 사각상자의 형상을 갖는다. 지지층(170)은 제1 앵커(171)에 의해 중앙부가 지지되며 제2 앵커들(172a, 172b)에 의하여 양측부가 지지되어, 지지층(170) 및 앵커들(171, 172a, 172b)의 단면은 도 8에 도시한 바와 같이 'T'자의 형상을 갖는다.The support layer 170 has a rectangular ring shape, preferably a rectangular ring shape, and is integrally formed with the support line 174 along a direction orthogonal to the support line 174 on the same plane. A first anchor 171 is integrally formed with the two arms and etched in a lower portion between two arms horizontally extending in a direction orthogonal to the support line 174 of the support layer 170 having the shape of a square ring. Attached to the barrier layer 155, two second anchors 172a and 172b are formed integrally with the two arms and attached to the etch stop layer 155 at the outer lower portion of the two arms. The first anchor 171 and the second anchors 172a and 172b each have a shape of a rectangular box. The support layer 170 is centrally supported by the first anchor 171 and both sides are supported by the second anchors 172a and 172b, so that the cross-sections of the support layer 170 and the anchors 171, 172a and 172b As shown in FIG. 8, it has a 'T' shape.
제1 앵커(171)는 식각방지층(155) 중 아래에 제1 금속층(135)의 드레인패드(132)가 위치한 부분 상에 형성된다. 제1 앵커(171)의 중앙부에는 식각방지층(155), 제2 보호층(150), 제2 금속층(145)의 홀(도시되지 않음) 및 제1 보호층(140)을 통하여 제1 금속층(135)의 드레인패드(132)까지 비어홀(270)이 형성되며, 비어홀(270)의 내부에는 비어컨택(280)이 형성된다.The first anchor 171 is formed on a portion of the etch stop layer 155 where the drain pad 132 of the first metal layer 135 is located. In the central portion of the first anchor 171, the first metal layer may be formed through the etch stop layer 155, the second passivation layer 150, the holes (not shown) of the second metal layer 145, and the first passivation layer 140. The via hole 270 is formed to the drain pad 132 of the 135, and the via contact 280 is formed inside the via hole 270.
상기 액츄에이터(210)는 지지라인(174)에 대하여 거울상의 'ㄷ'자의 형상으로 지지층(170)의 상부에 형성된다. 액츄에이터(210)는 하부전극(180), 제1 변형층(190), 제2 변형층(191), 제1 상부전극(200) 그리고 제2 상부전극(201)을 포함한다. 하부전극(180)은 지지라인(174)에 대하여 소정의 거리만큼 이격된 거울상의 'ㄷ'자의 형상을 가지며, 하부전극(180)의 일측의 양측부에는 제1 앵커(171)를 향하여 계단형으로 돌출부들이 서로 대응하여 형성된다. 하부전극(180)의 돌출부들은 각기 제1 앵커(171)에 형성된 비어홀(270)의 주위까지 연장된다.The actuator 210 is formed on the support layer 170 in the shape of a mirror 'C' with respect to the support line 174. The actuator 210 includes a lower electrode 180, a first strained layer 190, a second strained layer 191, a first upper electrode 200, and a second upper electrode 201. The lower electrode 180 has a mirror-shaped 'c' shape spaced apart from the support line 174 by a predetermined distance, and is stepped toward the first anchor 171 at both sides of one side of the lower electrode 180. The protrusions are formed corresponding to each other. The protrusions of the lower electrode 180 extend to the periphery of the via hole 270 formed in the first anchor 171, respectively.
비어컨택(280)은 드레인패드(132)로부터 비어홀(280)을 통하여 하부전극(180)의 돌출부까지 형성되어 드레인패드(132)와 하부전극(180)을 전기적으로 연결한다.The via contact 280 is formed from the drain pad 132 to the protrusion of the lower electrode 180 through the via hole 280 to electrically connect the drain pad 132 and the lower electrode 180.
상기 하부전극(180)의 2개의 암들은 각기 직사각평판의 형상을 가지며, 제1 및 제2 변형층(190, 191)은 각기 하부전극(180)의 2개의 암들보다 좁은 면적의 직사각평판의 형상을 갖고 하부전극(180)의 2개의 암들의 상부에 형성된다. 또한, 제1 및 제2 상부전극(200, 201)은 각기 제1 및 제2 변형층(190, 191)보다 좁은 면적의 직사각평판의 형상을 갖고 제1 및 제2 변형층(190, 191)의 상부에 형성된다.The two arms of the lower electrode 180 each have a shape of a rectangular plate, and the first and second deformable layers 190 and 191 respectively have a shape of a rectangular plate having a smaller area than the two arms of the lower electrode 180. And is formed on top of two arms of the lower electrode 180. In addition, the first and second upper electrodes 200 and 201 have a shape of a rectangular plate having a smaller area than the first and second deformable layers 190 and 191, respectively, and have the first and second deformed layers 190 and 191. It is formed at the top of the.
제1 상부전극(200)의 일측으로부터 제1 변형층(190) 및 하부전극(180)을 통하여 지지층(170)의 일부까지 제1 절연층(220)이 형성되며, 제1 상부전극(200)의 일측으로부터 제1 절연층(220) 및 지지층(170)의 일부를 통하여 공통전극선(240)까지 제1 상부전극연결부재(230)가 형성된다. 제1 상부전극연결부재(230)는 제1 상부전극(200)과 공통전극선(240)을 서로 연결하며, 제1 절연층(220)은 제1 상부전극(200)과 하부전극(180)이 서로 연결되어 전기적인 단락이 일어나는 것을 방지한다.The first insulating layer 220 is formed from one side of the first upper electrode 200 to a part of the support layer 170 through the first strained layer 190 and the lower electrode 180, and the first upper electrode 200. The first upper electrode connecting member 230 is formed from one side of the first insulating layer 220 and the support layer 170 to the common electrode line 240. The first upper electrode connecting member 230 connects the first upper electrode 200 and the common electrode line 240 to each other, and the first insulating layer 220 may include the first upper electrode 200 and the lower electrode 180. They are connected to each other to prevent electrical shorts.
또한, 제2 상부전극(201)의 일측으로부터 제2 변형층(191) 및 하부전극(180)을 통하여 지지층(170)의 일부까지 제2 절연층(221)이 형성된다. 제2 상부전극(201)의 일측으로부터 제2 절연층(221) 및 지지층(170)의 일부를 통하여 공통전극선(240)까지 제2 상부전극연결부재(231)가 형성된다. 제2 절연층(221) 및 제2 상부전극연결부재(231)는 각기 제1 절연층(220) 및 제1 상부전극연결부재(230)와 나란하게 형성된다. 제2 상부전극연결부재(231)는 제2 상부전극(201)과 공통전극선(240)을 서로 연결하며, 제2 절연층(221)은 제2 상부전극(201)과 하부전극(180)이 서로 연결되어 전기적인 단락이 일어나는 것을 방지한다.In addition, a second insulating layer 221 is formed from one side of the second upper electrode 201 to a part of the support layer 170 through the second deformable layer 191 and the lower electrode 180. The second upper electrode connecting member 231 is formed from one side of the second upper electrode 201 to the common electrode line 240 through a portion of the second insulating layer 221 and the support layer 170. The second insulating layer 221 and the second upper electrode connecting member 231 are formed to be parallel to the first insulating layer 220 and the first upper electrode connecting member 230, respectively. The second upper electrode connecting member 231 connects the second upper electrode 201 and the common electrode line 240 to each other, and the second insulating layer 221 is formed by the second upper electrode 201 and the lower electrode 180. They are connected to each other to prevent electrical shorts.
상기 거울상의 'ㄷ'자형의 하부전극(180) 중 제1 및 상부전극(200, 201)이 형성되지 않은 부분, 즉 지지라인(174)에 대하여 나란하게 형성된 부분에는 거울(260) 및 하드마스크(370)를 지지하는 포스트(250)가 형성된다. 포스트(250)와 거울(260) 사이에는 거울(260)과 동일한 형상 및 크기를 갖는 하드마스크(370)가 형성되며, 이러한 하드마스크(370)의 상부에는 거울(260)이 형성된다. 거울(260)과 하드마스크(370)는 포스트(250)에 의하여 중앙부가 지지되며 양측부가 제2 에어갭(310)을 개재하여 액츄에이터(210)의 상부에 수평하게 형성된다. 거울(260)은 광원(도시되지 않음)으로부터 입사되는 광을 소정의 각도로 반사하여 스크린에 화상이 투영되게 한다.The mirror 260 and the hard mask are formed in a portion of the mirror-shaped ′ -shaped lower electrode 180 where the first and upper electrodes 200 and 201 are not formed, that is, parallel to the support line 174. A post 250 supporting 370 is formed. A hard mask 370 having the same shape and size as the mirror 260 is formed between the post 250 and the mirror 260, and a mirror 260 is formed on the hard mask 370. The mirror 260 and the hard mask 370 are supported at the center by the post 250, and both sides thereof are formed horizontally on the actuator 210 via the second air gap 310. The mirror 260 reflects light incident from a light source (not shown) at a predetermined angle so that the image is projected onto the screen.
상술한 본 발명에 따른 박막형 광로조절 장치에 있어서, 외부로부터 전달된 제1 신호는 액티브매트릭스(100)에 내장된 MOS 트랜지스터(120), 제1 금속층(135)의 드레인패드(132) 및 비어컨택(280)을 통하여 하부전극(180)에 인가되며, 동시에, 제1 및 제2 상부전극(200, 201)에는 각기 외부로부터 공통전극선(240)을 통하여 제2 신호가 인가되어, 제1 상부전극(200)과 하부전극(180)의 일측 사이에 전위차에 따른 제1 전기장이 발생하며, 제2 상부전극(201)과 하부전극(180)의 타측 사이에 전위차에 따른 제2 전기장이 발생하게 된다. 상기 제1 전기장에 의하여 제1 상부전극(200)과 하부전극(180) 사이에 형성된 제1 변형층(190)이 변형을 일으키며, 동시에 상기 제2 전기장에 의하여 제2 상부전극(201)과 하부전극(180) 사이에 형성된 제2 변형층(191)이 변형을 일으킨다.In the above-described thin film type optical path control apparatus according to the present invention, the first signal transmitted from the outside is the MOS transistor 120, the drain pad 132 of the first metal layer 135, and the via contact embedded in the active matrix 100. A second signal is applied to the lower electrode 180 through 280, and at the same time, a second signal is applied to the first and second upper electrodes 200 and 201 through the common electrode line 240 from the outside, respectively. A first electric field is generated between the 200 and one side of the lower electrode 180, and a second electric field is generated between the second upper electrode 201 and the other side of the lower electrode 180. . The first strained layer 190 formed between the first upper electrode 200 and the lower electrode 180 causes deformation by the first electric field, and at the same time, the second upper electrode 201 and the lower part by the second electric field. The second strained layer 191 formed between the electrodes 180 causes deformation.
제1 및 제2 변형층(190, 191)이 각기 제1 전기장 및 제2 전기장에 대하여 직교하는 방향으로 수축함에 따라 제1 변형층(190)을 포함하는 액츄에이터(210)는 각기 소정의 각도로 휘게 된다. 광원으로부터 입사되는 빛을 반사하는 거울(260)은 하드마스크(330) 및 포스트(250)에 의해 지지되어 액츄에이터(210)의 상부에 형성되어 있으므로 액츄에이터(210)와 함께 경사진다. 따라서, 거울(260)은 입사광을 소정의 각도로 반사하며, 반사된 광은 슬릿을 통과하여 스크린에 화상을 맺게 된다.As the first and second deformable layers 190 and 191 contract in directions perpendicular to the first and second electric fields, respectively, the actuator 210 including the first deformable layer 190 may be at a predetermined angle. Bent. The mirror 260 reflecting the light incident from the light source is inclined together with the actuator 210 because it is supported by the hard mask 330 and the post 250 and formed on the actuator 210. Accordingly, the mirror 260 reflects incident light at a predetermined angle, and the reflected light passes through the slit to form an image on the screen.
이하 본 발명에 따른 박막형 광로조절 장치의 제조방법을 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a thin film type optical path control device according to the present invention will be described in detail with reference to the accompanying drawings.
도 9a 내지 도 9f는 도 8에 도시한 장치의 제조방법을 설명하기 위한 도면들이다. 도 9a 내지 도 9f에 있어서, 도 8과 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.9A to 9F are diagrams for describing a method of manufacturing the apparatus shown in FIG. 8. 9A to 9F, the same reference numerals are used for the same members as in FIG.
도 9a를 참조하면, n형으로 도핑된 실리콘 웨이퍼인 기판(101)에 실리콘부분 산화(LOCOS)법을 이용하여 액티브영역 및 필드영역을 구분하기 위한 소자분리막(125)을 형성한다. 이어서, 상기 액티브영역의 상부에 불순물이 도핑된 폴리실리콘과 같은 도전물질로 이루어진 게이트(115)를 형성한 후, 이온주입 공정을 이용하여 p+소오스(110) 및 드레인(105)을 형성함으로써, 기판(101)에 M×N(M, N은 정수) 개의 P-MOS 트랜지스터(120)를 형성한다.Referring to FIG. 9A, a device isolation layer 125 is formed on a substrate 101, which is an n-type doped silicon wafer, by using a silicon partial oxidation (LOCOS) method to distinguish between an active region and a field region. Subsequently, a gate 115 made of a conductive material such as polysilicon doped with impurities is formed on the active region, and then p + source 110 and drain 105 are formed by using an ion implantation process. M × N (M, N is an integer) P-MOS transistors 120 are formed on the substrate 101.
P-MOS 트랜지스터(120)가 형성된 결과물의 상부에 산화물로 이루어진 제1 절연부재(128)를 형성한 후, 사진식각 방법으로 제1 절연부재(128)를 식각하여 게이트(115)의 표면 일부를 노출시키는 제1 개구부를 형성한다. 그리고, 제1 개구부가 형성된 결과물의 상부에 티타늄, 질화티타늄, 텅스텐 및 질화물 등으로 이루어진 금속 물질을 증착하고 이를 사진식각 방법으로 패터닝하여 게이트라인(133)을 형성한다(도 6 참조). 이 경우, 상기 게이트라인(133)은 이웃하는 셀을 따라 신장되도록 형성한다. 이어서, 게이트라인(133)을 포함한 결과물의 상부에 산화물로 이루어진 제2 절연부재(130)를 형성한 후, 사진식각 방법으로 소오스(110) 및 드레인(105)의 일측 상부를 각각 노출시키는 제2 개구부들을 형성한다. 제2 개구부들이 형성된 결과물의 상부에 티타늄, 질화티타늄, 텅스텐 및 질화물 등으로 이루어진 제1 금속층(135)을 증착한 후 제1 금속층(135)을 사진식각 방법으로 패터닝한다. 이와 같이 패터닝된 제1 금속층(135)은 도 6에 도시한 바와 같이, 상기 P-MOS 트랜지스터(120)의 드레인(105)으로부터 지지층(170)을 지지하는 제1 앵커(171)까지 연장되는 드레인패드(132) 및 P-MOS 트랜지스터(120)의 소오스(110)에 접속되는 소오스라인(134)을 포함한다.After the first insulating member 128 made of oxide is formed on the resultant P-MOS transistor 120 is formed, a portion of the surface of the gate 115 is removed by etching the first insulating member 128 by a photolithography method. A first opening is formed to expose. Then, a metal material made of titanium, titanium nitride, tungsten, nitride, or the like is deposited on the resultant having the first opening formed thereon, and patterned by a photolithography method to form a gate line 133 (see FIG. 6). In this case, the gate line 133 is formed to extend along neighboring cells. Subsequently, after forming the second insulating member 130 made of oxide on the upper part of the resultant including the gate line 133, the second exposing one side of the source 110 and the drain 105, respectively, by a photolithography method. Form openings. After depositing the first metal layer 135 made of titanium, titanium nitride, tungsten, nitride, or the like on the resultant, the first metal layer 135 is patterned by a photolithography method. As illustrated in FIG. 6, the patterned first metal layer 135 extends from the drain 105 of the P-MOS transistor 120 to the first anchor 171 supporting the support layer 170. A source line 134 is connected to the pad 132 and the source 110 of the P-MOS transistor 120.
제1 금속층(135) 및 트랜지스터(120)가 형성된 기판(101)의 상부에는 제1 보호층(140)이 적층된다. 제1 보호층(140)은 인실리케이트유리(PSG)를 화학기상증착(CVD) 방법으로 증착하여 약 8000Å 정도의 두께를 갖게 형성한다. 제1 보호층(140)은 후속하는 공정 동안 P-MOS 트랜지스터(120)가 내장된 기판(101)이 손상을 입는 것을 방지한다.The first passivation layer 140 is stacked on the substrate 101 on which the first metal layer 135 and the transistor 120 are formed. The first passivation layer 140 is formed to have a thickness of about 8000 인 by depositing silicate glass (PSG) by chemical vapor deposition (CVD). The first protective layer 140 prevents damage to the substrate 101 in which the P-MOS transistor 120 is embedded during the subsequent process.
제1 보호층(140)의 상부에는 제2 금속층(145)이 형성된다. 제2 금속층(145)은 티타늄을 스퍼터링하여 300Å 정도의 두께로 티타늄층을 형성한 후, 상기 티타늄층의 상부에 질화티타늄을 물리기상증착(PVD)으로 증착하여 질화티타늄층을 형성함으로써 완성된다. 제2 금속층(145)은 광원으로부터 입사되는 광이 거울(260)뿐만 아니라, 거울(260)이 덮고 있는 부분을 제외한 부분에도 입사됨으로 인하여, 액티브매트릭스(100)에 광누설전류가 흘러 소자가 오동작을 일으키는 것을 방지한다. 이어서, 제2 금속층(145) 중 후속 공정에서 비어홀(270)이 형성될 부분, 즉 그 아래에 제1 금속층(135)의 드레인패드(132)가 위치하는 부분을 식각하여 제2 금속층(145)에 홀(도시되지 않음)울 형성한다.The second metal layer 145 is formed on the first protective layer 140. The second metal layer 145 is formed by sputtering titanium to form a titanium layer having a thickness of about 300 mm 3, and then depositing titanium nitride on the titanium layer by physical vapor deposition (PVD) to form a titanium nitride layer. Since the light incident from the light source is incident not only to the mirror 260 but also to a portion other than the portion covered by the mirror 260, the light leakage current flows through the active matrix 100, causing the device to malfunction. To prevent it. Subsequently, a portion of the second metal layer 145 in which the via hole 270 is to be formed in a subsequent process, that is, a portion where the drain pad 132 of the first metal layer 135 is located is etched to etch the second metal layer 145. Holes (not shown) are formed in the holes.
제2 금속층(145)의 상부에는 제2 보호층(150)이 적층된다. 제2 보호층(150)은 인실리케이트유리를 화학기상증착 방법으로 증착하여 약 2000Å 정도의 두께를 갖게 형성한다. 제2 보호층(150)은 후속 공정 동안 기판(101) 및 기판(101) 상에 형성된 상기 결과물들이 손상을 입게 되는 것을 방지한다.The second passivation layer 150 is stacked on the second metal layer 145. The second protective layer 150 is formed to have a thickness of about 2000 kPa by depositing the silicate glass by chemical vapor deposition. The second protective layer 150 prevents the substrate 101 and the resulting products formed on the substrate 101 from being damaged during subsequent processing.
제2 보호층(150)의 상부에는 식각방지층(155)이 적층된다. 식각방지층(155)은 제2 보호층(150) 및 기판(101) 상의 결과물들이 후속되는 식각공정 동안 식각되는 것을 방지한다. 식각방지층(155)은 산화규소(SiO2) 또는 오산화인(P2O5) 등의 저온 화물(LTO)을 저압화학기상증착(LPCVD) 방법으로 약 350∼450℃ 정도의 온도에서 약 0.2∼0.8㎛ 정도의 두께를 갖도록 적층한다. 따라서, 트랜지스터(120)가 내장된 기판(101), 제1 금속층(135), 제1 보호층(140), 제2 금속층(145), 제2 보호층(150) 및 식각방지층(155)을 포함하는 액티브매트릭스(100)가 완성된다.An etch stop layer 155 is stacked on the second passivation layer 150. The etch stop layer 155 prevents the results on the second passivation layer 150 and the substrate 101 from being etched during the subsequent etching process. The anti-etching layer 155 is a low pressure chemical vapor deposition (LPCVD) method of low temperature cargo (LTO) such as silicon oxide (SiO 2 ) or phosphorus pentoxide (P 2 O 5 ) at a temperature of about 0.2 to about 350 to 450 ° C. Laminate to have a thickness of about 0.8㎛. Accordingly, the substrate 101 having the transistor 120 embedded therein, the first metal layer 135, the first protective layer 140, the second metal layer 145, the second protective layer 150, and the etch stop layer 155 may be formed. The active matrix 100 is completed.
식각방지층(155)의 상부에는 제1 희생층(160)이 적층된다. 제1 희생층(160)은 액츄에이터(210)를 구성하는 박막들의 적층을 용이하게 하는 기능을 수행한다. 제1 희생층(160)은 폴리실리콘을 약 500℃ 이하의 온도에서 저압화학기상증착 방법으로 약 2.0∼3.0㎛ 정도의 두께를 갖도록 적층한다. 이어서, 제1 희생층(160)의 표면을 화학기계적연마(CMP) 방법을 이용하여 연마함으로써, 제1 희생층(160)이 약 1.1㎛ 정도의 두께를 갖도록 그 표면을 평탄화시킨다.The first sacrificial layer 160 is stacked on the etch stop layer 155. The first sacrificial layer 160 serves to facilitate stacking of the thin films constituting the actuator 210. The first sacrificial layer 160 is laminated with polysilicon to have a thickness of about 2.0 to 3.0 μm by a low pressure chemical vapor deposition method at a temperature of about 500 ° C. or less. Subsequently, the surface of the first sacrificial layer 160 is polished using a chemical mechanical polishing (CMP) method to planarize the surface of the first sacrificial layer 160 to have a thickness of about 1.1 μm.
도 9b는 제1 희생층(160)을 패터닝한 상태를 나타내는 평면도이다. 도 9a 및 도 9b를 참조하면, 제1 희생층(160)의 상부에 제1 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝한 후, 상기 제1 포토레지스트를 마스크로 이용하여 제1 희생층(160) 중 아래에 제2 금속층(145)의 홀(도시되지 않음)이 위치하는 부분 및 이와 양측으로 인접한 부분들을 식각하여 식각방지층(155)의 일부를 노출시킴으로써, 후에 지지층(170)을 지지하는 제1 앵커(171) 및 제2 앵커들(172a, 172b)이 형성될 위치를 만든다. 따라서, 상기 식각방지층(155)이 소정의 거리만큼 이격된 3개의 사각형의 형상으로 노출된다. 이어서, 상기 제1 포토레지스트를 제거한다.9B is a plan view illustrating a state in which the first sacrificial layer 160 is patterned. 9A and 9B, after applying and patterning a first photoresist (not shown) on the first sacrificial layer 160, the first sacrificial layer is formed using the first photoresist as a mask. The support layer 170 is later supported by etching the portion of the second metal layer 145 where the hole (not shown) of the second metal layer 145 is located and the portions adjacent to both sides thereof to be etched to expose a portion of the etch stop layer 155. The first anchor 171 and the second anchors 172a and 172b are formed to be formed. Thus, the etch stop layer 155 is exposed in the shape of three squares spaced apart by a predetermined distance. Subsequently, the first photoresist is removed.
도 9c를 참조하면, 제1층(169)은 상기와 같이 사각형의 형상으로 노출된 식각방지층(155)의 상부 및 제1 희생층(160)의 상부에 적층된다. 제1층(169)은 질화물 또는 금속과 같은 경질의 물질을 저압화학기상증착 방법으로 증착하여 약 0.1∼1.0㎛ 정도의 두께를 갖도록 형성한다. 제1층(169)은 후에 지지층(170), 지지라인(174) 및 앵커들(171, 172a, 172b)을 포함하는 지지요소(175)로 패터닝된다.Referring to FIG. 9C, the first layer 169 is stacked on the upper portion of the etch stop layer 155 and the first sacrificial layer 160 exposed in the shape of a quadrangle as described above. The first layer 169 is formed by depositing a hard material such as nitride or metal by low pressure chemical vapor deposition to have a thickness of about 0.1 to 1.0 μm. First layer 169 is later patterned with support element 175 including support layer 170, support line 174 and anchors 171, 172a, 172b.
하부전극층(179)은 제1층(179)의 상부에 적층된다. 하부전극층(179)은 백금, 탄탈륨 또는 백금-탄탈륨 등의 전기 전도성을 갖는 금속을 스퍼터링 방법 또는 화학기상증착 방법으로 증착하여 약 0.1∼1.0㎛ 정도의 두께를 갖도록 형성한다. 하부전극층(179)은 후에 외부로부터 제1 신호(화상 신호)가 인가되며 거울상의 'ㄷ'자의 형상을 갖는 하부전극(180)으로 패터닝된다.The lower electrode layer 179 is stacked on top of the first layer 179. The lower electrode layer 179 is formed to have a thickness of about 0.1 to 1.0 μm by depositing a metal having electrical conductivity such as platinum, tantalum or platinum-tantalum by a sputtering method or a chemical vapor deposition method. The lower electrode layer 179 is later applied with a first signal (image signal) from the outside and patterned into a lower electrode 180 having a mirror-shaped 'c' shape.
하부전극층(179)의 상부에는 PZT 또는 PLZT 등의 압전물질로 이루어진 제2층(189)이 적층된다. 바람직하게는, 제2층(189)은 졸-겔법으로 제조된 PZT를 스핀코팅하여 약 0.4㎛ 정도의 두께를 가지도록 형성한다. 이어서, 제2층(189)을 구성하는 압전물질을 급속열처리(RTA) 방법으로 열처리하여 상변이시킨다. 제2층(189)은 후에 제1 상부전극(200)과 하부전극(180) 사이에 발생하는 제1 전기장에 의하여 변형을 일으키는 제1 변형층(190) 및 제2 상부전극(210)과 하부전극(180) 사이에 발생하는 제2 전기장에 의하여 변형을 일으키는 제2 변형층(191)으로 패터닝된다.A second layer 189 made of a piezoelectric material such as PZT or PLZT is stacked on the lower electrode layer 179. Preferably, the second layer 189 is formed to have a thickness of about 0.4 μm by spin coating PZT prepared by the sol-gel method. Subsequently, the piezoelectric material constituting the second layer 189 is subjected to heat treatment by rapid thermal treatment (RTA) to cause phase shift. The second layer 189 may be formed by the first strained layer 190 and the second upper electrode 210 and the lower portion which are deformed by a first electric field generated between the first upper electrode 200 and the lower electrode 180. It is patterned into a second strained layer 191 causing strain by a second electric field generated between the electrodes 180.
상부전극층(199)은 제2층(189)의 상부에 적층된다. 상부전극층(199)은 백금, 탄탈륨, 은 또는 백금-탄탈륨 등의 전기 전도성을 갖는 금속을 스퍼터링 방법 또는 화학기상증착 방법으로 약 0.1∼1.0㎛ 정도의 두께를 갖도록 형성한다. 상부전극층(199)은 후에 제2 신호(바이어스 신호)가 인가되며 소정의 거리만큼 이격되는 제1 및 제2 상부전극(200, 201)으로 패터닝된다.The upper electrode layer 199 is stacked on top of the second layer 189. The upper electrode layer 199 is formed of a metal having electrical conductivity such as platinum, tantalum, silver, or platinum-tantalum to have a thickness of about 0.1 to 1.0 μm by sputtering or chemical vapor deposition. The upper electrode layer 199 is later patterned with the first and second upper electrodes 200 and 201 spaced apart by a predetermined distance from which a second signal (bias signal) is applied.
도 9d를 참조하면, 상부전극층(199)의 상부에 제2 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝한 후, 제2 포토레지스트를 마스크로 이용하여 상부전극층(199)을 각기 사각평판의 형상, 바람직하게는 직사각평판의 형상을 가지며, 서로 소정의 거리만큼 분리되어 나란하게 형성된 제1 상부전극(200) 및 제2 상부전극(201)으로 패터닝한 다음, 상기 제2 포토레지스트를 제거한다.Referring to FIG. 9D, after applying and patterning a second photoresist (not shown) on the upper electrode layer 199, each of the upper electrode layers 199 may be formed using a second photoresist as a mask. The first upper electrode 200 and the second upper electrode 201 having a shape, preferably a rectangular flat plate, separated by a predetermined distance from each other and formed side by side are patterned, and then the second photoresist is removed. .
계속하여, 상부전극층(199)을 패터닝하는 방법과 동일한 방법으로 제2층(189)을 패터닝하여 각기 직사각평판의 형상을 가지며, 서로 소정의 거리만큼 이격되어 나란하게 형성된 제1 변형층(190) 및 제2 변형층(191)을 형성한다. 이 경우, 도 5에 도시한 바와 같이 제1 및 제2 변형층(190, 191)은 각기 제1 및 제2 상부전극(200, 201)보다 약간 넓은 면적을 갖도록 패터닝된다.Subsequently, by patterning the second layer 189 in the same manner as the method of patterning the upper electrode layer 199, each of the first strained layers 190 having a shape of a rectangular flat plate and formed side by side with a predetermined distance therebetween. And a second strained layer 191. In this case, as shown in FIG. 5, the first and second strained layers 190 and 191 are patterned to have a slightly larger area than the first and second upper electrodes 200 and 201, respectively.
이어서, 상부전극층(199)을 패터닝하는 방법과 동일한 방법으로 하부전극층(179)을 패터닝하여 후에 형성되는 지지라인(174)에 대하여 거울상의 'ㄷ'자의 형상을 가지며, 일측의 양측부에 제1 앵커(171)를 향하여 계단형으로 형성된 돌출부를 갖는 하부전극(180)을 형성한다. 이 경우, 하부전극(180)의 2개의 암들은 각기 제1 및 제2 변형층(190, 191)보다 넓은 면적의 직사각평판의 형상을 갖는다Subsequently, the lower electrode layer 179 is patterned in the same manner as the method of patterning the upper electrode layer 199 to have a mirror-shaped 'c' shape for the support line 174 formed later, and the first portion may be formed on both sides of one side. A lower electrode 180 having a protrusion formed in a step shape toward the anchor 171 is formed. In this case, the two arms of the lower electrode 180 have the shape of a rectangular flat plate having a larger area than the first and second strained layers 190 and 191, respectively.
또한, 하부전극층(179)을 패터닝할 때, 제1층(169)의 일측 상부에 하부전극(180)에 대하여 수직한 방향으로 공통전극선(240)이 하부전극(180)과 동시에 형성된다. 공통전극선(240)은 후에 형성되는 지지라인(174)의 상부에 하부전극(180)과 소정의 거리만큼 이격되어 형성된다. 따라서, 제1 및 제2 상부전극(200, 201), 제1 및 제2 변형층(190, 191), 그리고 하부전극(180)을 포함하는 액츄에이터(210)가 완성된다.In addition, when the lower electrode layer 179 is patterned, the common electrode line 240 is formed simultaneously with the lower electrode 180 in a direction perpendicular to the lower electrode 180 on one side of the first layer 169. The common electrode line 240 is formed to be spaced apart from the lower electrode 180 by a predetermined distance on the support line 174 formed later. Thus, the actuator 210 including the first and second upper electrodes 200 and 201, the first and second strained layers 190 and 191, and the lower electrode 180 is completed.
계속하여, 제1층(169)을 패터닝하여 지지층(170), 지지라인(174), 제1 앵커(171) 그리고 제2 앵커들(172a, 172b)을 포함하는 지지요소(175)를 형성한다. 이 때, 제1층(169) 중 상기 3개의 사각형의 형상으로 노출된 식각방지층(155)에 접촉되는 부분 중 양측부는 제2 앵커들(172a, 172b)이 되며, 중앙부는 제1 앵커(171)가 된다. 제1 앵커(171) 및 제2 앵커들(172a, 172b)은 각기 사각상자의 형상을 가지며, 제1 앵커(171)의 아래에는 제2 금속층(145)의 홀(도시되지 않음) 및 제1 금속층(135)의 드레인패드(132)가 위치한다.Subsequently, the first layer 169 is patterned to form a support element 175 comprising a support layer 170, a support line 174, a first anchor 171 and second anchors 172a and 172b. . At this time, both sides of the portion of the first layer 169 that contacts the etch stop layer 155 exposed in the shape of the three quadrangles become second anchors 172a and 172b, and the center portion of the first anchor 171 ) Each of the first anchor 171 and the second anchors 172a and 172b has a rectangular box shape, and a hole (not shown) and a first hole of the second metal layer 145 are disposed below the first anchor 171. The drain pad 132 of the metal layer 135 is positioned.
제1 및 제2 상부전극(200, 201)은 각기 지지층(170) 중 지지라인(174)과 직교하는 방향으로 수평하게 연장된 2개의 암들의 상부에 서로 나란하게 형성된다. 따라서, 제1 앵커(171)는 하부전극(180) 사이의 하부에 형성되며, 제2 앵커들(172a, 172b)은 각기 하부전극(180)의 외측 하부에 형성된다.The first and second upper electrodes 200 and 201 are formed parallel to each other on top of two arms horizontally extending in a direction orthogonal to the support line 174 of the support layer 170, respectively. Accordingly, the first anchor 171 is formed below the lower electrode 180, and the second anchors 172a and 172b are formed below the outer electrode 180, respectively.
계속하여, 지지층(170) 및 지지라인(174) 등을 포함하는 지지요소(175)의 상부 및 액츄에이터(210)의 상부에 제3 포토레지스트(도시되지 않음)를 도포하고 이를 패터닝하여 지지라인(174) 상에 형성된 공통전극선(240)으로부터 제1 및 제2 상부전극(200, 201)의 일부를 노출시킨다. 이 때, 제1 앵커(171)로부터 하부전극(180)의 돌출부들까지도 함께 노출된다.Subsequently, a third photoresist (not shown) is applied on the support element 175 including the support layer 170, the support line 174, and the like and the upper portion of the actuator 210. A portion of the first and second upper electrodes 200 and 201 are exposed from the common electrode line 240 formed on the 174. At this time, the protrusions of the lower electrode 180 are also exposed together from the first anchor 171.
도 9e를 참조하면, 상기 노출된 부분에 아몰퍼스 실리콘 또는 저온산화물인 산화규소 또는 오산화인 등을 증착하고 이를 패터닝함으로써, 제1 상부전극(200)의 일부로부터 제1 변형층(190) 및 하부전극(180)을 통하여 지지층(170)의 일부까지 제1 절연층(220)을 형성하고, 동시에 제2 상부전극(201)의 일부로부터 제2 변형층(191) 및 하부전극(180)을 통하여 지지층(170)의 일부까지 제2 절연층(221)을 형성한다. 제1 및 제2 절연층(220, 221)은 저압화학기상증착 방법으로 각기 약 0.2∼0.4㎛ 정도, 바람직하게는 0.3㎛ 정도의 두께를 갖도록 형성한다.Referring to FIG. 9E, by depositing and patterning amorphous silicon or silicon oxide or phosphorus pentoxide, which is a low temperature oxide, on the exposed portion, the first strained layer 190 and the lower electrode from a portion of the first upper electrode 200. The first insulating layer 220 is formed to a part of the support layer 170 through the 180, and at the same time, the support layer is formed through the second strained layer 191 and the lower electrode 180 from a part of the second upper electrode 201. The second insulating layer 221 is formed to a part of the 170. The first and second insulating layers 220 and 221 are formed to have a thickness of about 0.2 to 0.4 µm, and preferably about 0.3 µm, respectively, by a low pressure chemical vapor deposition method.
이어서, 아래에 제2 금속층(145)의 홀 및 제1 금속층(135)의 드레인패드(132)가 위치하는 부분인 제1 앵커(171)의 중앙으로부터 제1 앵커(171), 식각방지층(155), 제2 보호층(150) 및 제1 보호층(140)을 식각하여 드레인패드(132)까지 비어홀(270)을 형성한 후, 상기 드레인패드(132)로부터 비어홀(270)을 통하여 하부전극(180)의 돌출부들까지 비어컨택(280)을 형성한다. 이와 동시에, 제1 상부전극(200)으로부터 제1 절연층(220) 및 지지층(170)의 일부를 통하여 공통전극선(240)까지 제1 상부전극연결부재(230)와 제2 상부전극(201)으로부터 제2 절연층(221) 및 지지층(170)의 일부를 통하여 공통전극선(240)까지 제2 상부전극연결부재(231)가 형성된다.Subsequently, the first anchor 171 and the etch stop layer 155 from the center of the first anchor 171, which is a portion where the hole of the second metal layer 145 and the drain pad 132 of the first metal layer 135 are positioned. ), The second passivation layer 150 and the first passivation layer 140 are etched to form a via hole 270 up to the drain pad 132, and then a lower electrode through the via hole 270 from the drain pad 132. The via contact 280 is formed up to the protrusions of 180. At the same time, the first upper electrode connecting member 230 and the second upper electrode 201 extend from the first upper electrode 200 to the common electrode line 240 through a part of the first insulating layer 220 and the support layer 170. The second upper electrode connecting member 231 is formed from the second insulating layer 221 and the support layer 170 to the common electrode line 240.
상기 비어컨택(280)과 제1 및 제2 상부전극연결부재(230, 231)는 각기 백금 또는 백금-탄탈륨을 스퍼터링 방법 또는 화학기상증착 방법으로 약 0.1∼0.2㎛ 정도의 두께를 갖도록 증착한 후, 이러한 증착된 금속을 패터닝하여 형성한다. 제1 및 제2 상부전극연결부재(230, 231)는 각기 제1 및 제2 상부전극(200, 201)과 공통전극선(240)을 연결하며, 하부전극(180)은 비어컨택(280)을 통하여 드레인패드(132)와 연결된다.The via contact 280 and the first and second upper electrode connection members 230 and 231 are respectively deposited with platinum or platinum-tantalum to have a thickness of about 0.1 to 0.2 μm by sputtering or chemical vapor deposition. Then, the deposited metal is formed by patterning. The first and second upper electrode connecting members 230 and 231 connect the first and second upper electrodes 200 and 201 and the common electrode line 240, respectively, and the lower electrode 180 connects the via contact 280. It is connected to the drain pad 132 through.
도 9f를 참조하면, 액츄에이터(210) 및 지지요소(175)의 상부에 아큐플로를 스핀코팅하여 액츄에이터(210)를 완전히 덮을 수 있도록 충분한 높이를 갖는 제2 희생층(300)을 형성한다. 이어서, 제2 희생층(300)의 상부에 제4 포토레지스트(도시되지 않음)를 도포한 후, 상기 제4 포토레지스트의 상부에 알루미늄 또는 산화규소로 이루어진 하드마스크(370)를 형성하고 통상의 사진식각 방법으로 하드마스크(370)를 패터닝한 후, 이러한 하드마스크(370) 패턴을 따라 제4 포토레지스트 및 제2 희생층(300)을 패터닝함으로써, 상기 거울상의 'ㄷ'자의 하부전극(180) 중 지지라인(174)과 인접하지 않고 평행하게 형성된 부분의 일부(즉, 그 상부에 제1 및 제2 상부전극(200, 201)이 형성되지 않은 부분)를 노출시킨다.Referring to FIG. 9F, a second sacrificial layer 300 having a height sufficient to completely cover the actuator 210 may be formed by spin-coating accucu on top of the actuator 210 and the support element 175. Subsequently, after applying a fourth photoresist (not shown) on the second sacrificial layer 300, a hard mask 370 made of aluminum or silicon oxide is formed on the fourth photoresist, and then After patterning the hard mask 370 by a photolithography method, the fourth photoresist and the second sacrificial layer 300 are patterned along the hard mask 370 pattern, thereby forming the lower electrode 180 of the mirror-shaped 'C'. ) Exposing a portion of the portion formed in parallel to the support line 174 (ie, the portion where the first and second upper electrodes 200 and 201 are not formed) is exposed.
계속하여, 상기 노출된 하부전극(180)의 상부 및 하드마스크(370)의 상부에 반사성을 갖는 알루미늄과 같은 금속을 스퍼터링 방법 또는 화학기상증착 방법으로 약 0.1∼1.0㎛ 정도의 두께로 증착하고, 상기 증착된 금속을 패터닝하여 사각평판의 형상을 갖는 거울(260)과 거울(260)을 지지하는 포스트(250)를 동시에 형성한다.Subsequently, a metal such as aluminum having reflective properties is deposited on the exposed lower electrode 180 and on the hard mask 370 to a thickness of about 0.1 to 1.0 μm by a sputtering method or a chemical vapor deposition method. The deposited metal is patterned to simultaneously form a mirror 260 having a rectangular flat plate shape and a post 250 supporting the mirror 260.
그리고, 제2 희생층(300) 및 제4 포토레지스트를 플라즈마애싱 방법으로 제거한 후, 제1 희생층(160)을 플루오르화크세논(XeF2) 또는 플루오르화브롬(BrF2)을 사용하여 제거하고 세정 및 건조 처리를 수행하여 도 5에 도시한 바와 같은 TMA 소자를 완성한다. 상기와 같이 제2 희생층(300) 및 제4 포토레지스트가 제거되면 제2 희생층(300) 및 제4 포토레지스트의 위치에 제2 에어갭(310)이 형성되고 제1 희생층(160)이 제거되면 제1 희생층(160)의 위치에 제1 에어갭(165)이 형성된다.After the second sacrificial layer 300 and the fourth photoresist are removed by plasma ashing, the first sacrificial layer 160 is removed using xenon fluoride (XeF 2 ) or bromine fluoride (BrF 2 ). Cleaning and drying treatments are performed to complete the TMA device as shown in FIG. As described above, when the second sacrificial layer 300 and the fourth photoresist are removed, the second air gap 310 is formed at the positions of the second sacrificial layer 300 and the fourth photoresist, and the first sacrificial layer 160 is formed. When this is removed, the first air gap 165 is formed at the position of the first sacrificial layer 160.
본 발명에 의하면, 액티브매트릭스에 내장된 MOS 트랜지스터의 게이트에 접속되는 게이트라인을 인접한 셀을 따라 신장되도록 형성하여, 게이트라인의 저항이 오직 금속층 자체의 저항만으로 구성되므로 종래에 비하여 게이트라인의 저항이 현저히 감소된다. 따라서, 게이트 신호의 지연이 없는 XGA급 TMA 모듈을 설계할 수 있다. 또한, 게이트라인과 소오스라인을 서로 다른 층으로 형성함으로써 게이트라인과 소오스라인간의 커플링 효과를 감소시켜 화소의 라인 결함을 최소화할 수 있다.According to the present invention, the gate line connected to the gate of the MOS transistor embedded in the active matrix is formed to extend along the adjacent cell, so that the resistance of the gate line is composed of only the resistance of the metal layer itself. Significantly reduced. Therefore, it is possible to design the XGA-class TMA module without the delay of the gate signal. In addition, the gate line and the source line may be formed in different layers to reduce the coupling effect between the gate line and the source line, thereby minimizing line defects of the pixel.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be modified in various ways without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (2)
Priority Applications (1)
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|---|---|---|---|
| KR1019980048722A KR100276666B1 (en) | 1998-11-13 | 1998-11-13 | Thin film type optical path control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980048722A KR100276666B1 (en) | 1998-11-13 | 1998-11-13 | Thin film type optical path control device |
Publications (2)
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ID=19558235
Family Applications (1)
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| KR1019980048722A KR100276666B1 (en) | 1998-11-13 | 1998-11-13 | Thin film type optical path control device |
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-
1998
- 1998-11-13 KR KR1019980048722A patent/KR100276666B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR20000032300A (en) | 2000-06-15 |
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