JPH08279718A - オフセット除去増幅回路 - Google Patents
オフセット除去増幅回路Info
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- JPH08279718A JPH08279718A JP7082882A JP8288295A JPH08279718A JP H08279718 A JPH08279718 A JP H08279718A JP 7082882 A JP7082882 A JP 7082882A JP 8288295 A JP8288295 A JP 8288295A JP H08279718 A JPH08279718 A JP H08279718A
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
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- H03F3/08—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light
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- H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
- H03F3/45973—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45511—Indexing scheme relating to differential amplifiers the feedback circuit [FBC] comprising one or more transistor stages, e.g. cascaded stages of the dif amp, and being coupled between the loading circuit [LC] and the input circuit [IC]
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45526—Indexing scheme relating to differential amplifiers the FBC comprising a resistor-capacitor combination and being coupled between the LC and the IC
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Optical Communication System (AREA)
Abstract
(57)【要約】
【目的】 広ダイナミックレンジのオフセット除去増幅
回路を集積回路の少ないチップ上に実現する。 【構成】 差動増幅器からなるリミット増幅器と、該リ
ミット増幅器と入力端子間に介装され前記リミット増幅
器のオフセットを制御するオフセット制御器と、該オフ
セット制御器を制御するオフセット検出器を備えて成る
オフセット除去増幅回路において、該オフセット検出器
にミラー積分器を用いる。
回路を集積回路の少ないチップ上に実現する。 【構成】 差動増幅器からなるリミット増幅器と、該リ
ミット増幅器と入力端子間に介装され前記リミット増幅
器のオフセットを制御するオフセット制御器と、該オフ
セット制御器を制御するオフセット検出器を備えて成る
オフセット除去増幅回路において、該オフセット検出器
にミラー積分器を用いる。
Description
【0001】
【産業上の利用分野】本発明は、光通信、光インターコ
ネクション等に使用される光受信回路に係わり、特にモ
ノリシックIC化アレイ受信回路に関する。
ネクション等に使用される光受信回路に係わり、特にモ
ノリシックIC化アレイ受信回路に関する。
【0002】
【従来の技術】前置増幅器からロジックレベルを出力す
る出力インターフェイス回路までを1チップ集積化した
光受信回路を実現するためには、単極性符号入力電流パ
ルスを双極性符号電圧パルスに変換する単極性符号・双
極性符号を段間のカップリングコンデンサを用いること
なく構成することが必須の条件である。この目的のため
に、オフセット除去増幅回路を単極性符号・双極性符号
として適用することが有効であり、例えば特開昭62−
15909号公報「光受信回路」参照。この従来のオフ
セット除去増幅回路は、図5に示した回路図のように、
差動増幅器で構成したリミット増幅器5と、このリミッ
ト増幅器のオフセット量を制御するために設けたオフセ
ット制御器3と、オフセット量を検出してオフセット制
御器を制御するオフセット検出器5を備えている。これ
に用いられているオフセット検出器はCR積分回路と帰
還用差動増幅器により構成されている。
る出力インターフェイス回路までを1チップ集積化した
光受信回路を実現するためには、単極性符号入力電流パ
ルスを双極性符号電圧パルスに変換する単極性符号・双
極性符号を段間のカップリングコンデンサを用いること
なく構成することが必須の条件である。この目的のため
に、オフセット除去増幅回路を単極性符号・双極性符号
として適用することが有効であり、例えば特開昭62−
15909号公報「光受信回路」参照。この従来のオフ
セット除去増幅回路は、図5に示した回路図のように、
差動増幅器で構成したリミット増幅器5と、このリミッ
ト増幅器のオフセット量を制御するために設けたオフセ
ット制御器3と、オフセット量を検出してオフセット制
御器を制御するオフセット検出器5を備えている。これ
に用いられているオフセット検出器はCR積分回路と帰
還用差動増幅器により構成されている。
【0003】
【発明が解決しようとする課題】CR積分回路と帰還用
差動増幅器により構成されたオフセット検出器を用いる
と低域遮断周波数を低くできないという不都合がある。
オフセット検出器の低域遮断周波数は、CR積分器の低
域遮断周波数1/2πCRに帰還用差動増幅器の利得A
を掛けたA/2πCRで決まる。一方、オフセット除去
増幅回路の広ダイナミックレンジ化にはオフセット残量
を減らさなくてはいけない、そのために帰還用差動増幅
器の利得Aを大きくすることが必要である。帰還用差動
増幅器の利得Aを大きくすると低域遮断周波数A/2π
CRが高くなり、この二つはトレードオフの関係にあ
る。利得Aを大きくしたまま低域遮断周波数を低くする
ために、C値を大きくするとIC上でキャパシタが占め
る面積割合が大きくなるために集積化に不向きである。
R値を大きくするとRによる電圧降下が回路動作に悪影
響を与えてしまう。
差動増幅器により構成されたオフセット検出器を用いる
と低域遮断周波数を低くできないという不都合がある。
オフセット検出器の低域遮断周波数は、CR積分器の低
域遮断周波数1/2πCRに帰還用差動増幅器の利得A
を掛けたA/2πCRで決まる。一方、オフセット除去
増幅回路の広ダイナミックレンジ化にはオフセット残量
を減らさなくてはいけない、そのために帰還用差動増幅
器の利得Aを大きくすることが必要である。帰還用差動
増幅器の利得Aを大きくすると低域遮断周波数A/2π
CRが高くなり、この二つはトレードオフの関係にあ
る。利得Aを大きくしたまま低域遮断周波数を低くする
ために、C値を大きくするとIC上でキャパシタが占め
る面積割合が大きくなるために集積化に不向きである。
R値を大きくするとRによる電圧降下が回路動作に悪影
響を与えてしまう。
【0004】本発明の目的は、これらの課題を解決した
広いダイナミックレンジと低い低域遮断周波数を持つオ
フセット除去増幅回路を提供することにある。
広いダイナミックレンジと低い低域遮断周波数を持つオ
フセット除去増幅回路を提供することにある。
【0005】
【課題を解決するための手段】本発明は、差動増幅器か
らなるリミット増幅器と、該リミット増幅器と入力端子
間に介装され前記リミット増幅器のオフセットを制御す
るオフセット制御器と、該オフセット制御器を制御する
オフセット検出器を備えて成るオフセット除去増幅回路
において、該オフセット検出器にミラー積分器を用いる
ことを特徴とする。
らなるリミット増幅器と、該リミット増幅器と入力端子
間に介装され前記リミット増幅器のオフセットを制御す
るオフセット制御器と、該オフセット制御器を制御する
オフセット検出器を備えて成るオフセット除去増幅回路
において、該オフセット検出器にミラー積分器を用いる
ことを特徴とする。
【0006】本発明は、上記オフセット除去回路を同一
チップ内に複数個配して集積回路を構成することを特徴
とする。
チップ内に複数個配して集積回路を構成することを特徴
とする。
【0007】
【作用】本発明によれば、オフセット除去増幅回路の低
域遮断周波数はミラー積分器のCR値から1/2πCR
で決まり、ミラー積分器の利得に無依存であるので、I
C化に適したC値、R値を用いて低域遮断周波数を低く
保ったまま、オフセット残量を低くできる、すなわちダ
イナミックレンジを広くできる。
域遮断周波数はミラー積分器のCR値から1/2πCR
で決まり、ミラー積分器の利得に無依存であるので、I
C化に適したC値、R値を用いて低域遮断周波数を低く
保ったまま、オフセット残量を低くできる、すなわちダ
イナミックレンジを広くできる。
【0008】
【実施例】以下、本発明の一実施例の構成について図面
を用いて説明する。図1は、実施例の構成を示すオフセ
ット除去増幅回路の回路図である。本実施例のオフセッ
ト除去増幅回路は、加算器からなるオフセット制御器
1、差動増幅器からなるリミット増幅器2、およびミラ
ー積分器からなるオフセット検出器3で構成されてい
る。
を用いて説明する。図1は、実施例の構成を示すオフセ
ット除去増幅回路の回路図である。本実施例のオフセッ
ト除去増幅回路は、加算器からなるオフセット制御器
1、差動増幅器からなるリミット増幅器2、およびミラ
ー積分器からなるオフセット検出器3で構成されてい
る。
【0009】端子AおよびBへの入力信号は、図2に示
すようなオフセットを持っている差動信号あるいは図3
に示すような単極信号である。端子AおよびBに入力し
た信号はオフセット制御器1を介してリミット増幅器2
に入る。リミット増幅器2で増幅された信号は、出力端
子CおよびDに出てくる。出力端子CおよびDからの出
力波形は、リミット増幅されてオフセットを除去された
図4に示す矩形波の差動信号である。
すようなオフセットを持っている差動信号あるいは図3
に示すような単極信号である。端子AおよびBに入力し
た信号はオフセット制御器1を介してリミット増幅器2
に入る。リミット増幅器2で増幅された信号は、出力端
子CおよびDに出てくる。出力端子CおよびDからの出
力波形は、リミット増幅されてオフセットを除去された
図4に示す矩形波の差動信号である。
【0010】リミット増幅器2は、振幅制限増幅器であ
り、信号を増幅するとともに振幅を一定値でスライスす
る。これは、差動増幅器をそのまま使用して構成でき
る。一段の差動増幅器でも構成可能であるが、小信号入
力に対して振幅制限されるに十分な利得を得るために、
差動増幅器を数段縦続接続することにより高利得リミッ
ト増幅器が達成できる。このとき、初段の差動増幅器を
大入力に対して飽和しないように電源電圧等の定数を設
定すれば、それ以後の差動増幅器では飽和することはな
い。このため、最小入力振幅から最大入力振幅までの広
いダイナミックレンジにおいて、リミット増幅器2の出
力には一定振幅に制限された波形が得られる。入力信号
にオフセットが有る場合や差動増幅器を多段に接続した
場合には、初段のオフセットが問題となるが、実施例で
はオフセット制御器1とオフセット検出器3を付加する
ことによりオフセットを除去している。
り、信号を増幅するとともに振幅を一定値でスライスす
る。これは、差動増幅器をそのまま使用して構成でき
る。一段の差動増幅器でも構成可能であるが、小信号入
力に対して振幅制限されるに十分な利得を得るために、
差動増幅器を数段縦続接続することにより高利得リミッ
ト増幅器が達成できる。このとき、初段の差動増幅器を
大入力に対して飽和しないように電源電圧等の定数を設
定すれば、それ以後の差動増幅器では飽和することはな
い。このため、最小入力振幅から最大入力振幅までの広
いダイナミックレンジにおいて、リミット増幅器2の出
力には一定振幅に制限された波形が得られる。入力信号
にオフセットが有る場合や差動増幅器を多段に接続した
場合には、初段のオフセットが問題となるが、実施例で
はオフセット制御器1とオフセット検出器3を付加する
ことによりオフセットを除去している。
【0011】オフセット検出器3は、端子Cの出力信号
の平均値と端子Dの出力信号の中心値を比較し、この誤
差信号を増幅するミラー増幅器である。ミラー増幅器は
増幅利得を持ちながら、入力抵抗のRと帰還ループのC
で決まる時定数CRによる時間平均値を得ることができ
る。入力信号が平均マーク率50%の信号であれば、出
力端子Cと出力端子Dそれぞれの出力信号の平均値は等
しくなるので、この差すなわち誤差信号をみることによ
ってオフセットが正常であるかを検出することができ
る。この誤差信号を受けて、オフセット制御器1はオフ
セットが正常となるようにリミット増幅器2の初段差動
増幅器の入力電位を制御する。図1に示した回路はIC
チップ上に集積回路として構成する場合に有効性を最大
限に発揮するが、個別部品を使用しても構成することが
できる。
の平均値と端子Dの出力信号の中心値を比較し、この誤
差信号を増幅するミラー増幅器である。ミラー増幅器は
増幅利得を持ちながら、入力抵抗のRと帰還ループのC
で決まる時定数CRによる時間平均値を得ることができ
る。入力信号が平均マーク率50%の信号であれば、出
力端子Cと出力端子Dそれぞれの出力信号の平均値は等
しくなるので、この差すなわち誤差信号をみることによ
ってオフセットが正常であるかを検出することができ
る。この誤差信号を受けて、オフセット制御器1はオフ
セットが正常となるようにリミット増幅器2の初段差動
増幅器の入力電位を制御する。図1に示した回路はIC
チップ上に集積回路として構成する場合に有効性を最大
限に発揮するが、個別部品を使用しても構成することが
できる。
【0012】
【発明の効果】以上説明したように、本発明によれば、
広いダイナミックレンジを有するオフセット除去増幅回
路が集積回路の少ないチップ面積上で得られる。
広いダイナミックレンジを有するオフセット除去増幅回
路が集積回路の少ないチップ面積上で得られる。
【図1】本発明のオフセット除去回路の一実施例の構成
を示すブロック図。
を示すブロック図。
【図2】オフセットを持つ入力信号波形を示す図。
【図3】単極の入力信号波形を示す図。
【図4】出力信号波形を示す図。
【図5】従来のオフセット除去回路の構成を示すブロッ
ク図。
ク図。
1 オフセット制御器 2 リミット増幅器 3 オフセット検出器 11 受光器 12 前置増幅器 13 オフセット制御器 14 リミット増幅器 15 オフセット検出器
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H04B 10/14 10/04 10/06 (72)発明者 三好 一徳 東京都港区芝五丁目7番1号 日本電気株 式会社内
Claims (2)
- 【請求項1】差動増幅器からなるリミット増幅器と、該
リミット増幅器と入力端子間に介装され前記リミット増
幅器のオフセットを制御するオフセット制御器と、該オ
フセット制御器を制御するオフセット検出器を備えて成
るオフセット除去増幅回路において、該オフセット検出
器にミラー積分器を用いることを特徴とするオフセット
除去増幅回路。 - 【請求項2】請求項1記載の回路を同一チップ上に複数
個配することを特徴とする集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7082882A JPH08279718A (ja) | 1995-04-07 | 1995-04-07 | オフセット除去増幅回路 |
US08/627,357 US5798664A (en) | 1995-04-07 | 1996-04-05 | Offset cancelling amplifier circuit having Miller integrator as offset detector |
EP96302480A EP0736968A3 (en) | 1995-04-07 | 1996-04-09 | Amplifier circuit to suppress the offset voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7082882A JPH08279718A (ja) | 1995-04-07 | 1995-04-07 | オフセット除去増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08279718A true JPH08279718A (ja) | 1996-10-22 |
Family
ID=13786654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7082882A Pending JPH08279718A (ja) | 1995-04-07 | 1995-04-07 | オフセット除去増幅回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5798664A (ja) |
EP (1) | EP0736968A3 (ja) |
JP (1) | JPH08279718A (ja) |
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JP2003168933A (ja) * | 2001-11-30 | 2003-06-13 | Nef:Kk | 光受信回路 |
KR100519562B1 (ko) * | 2000-02-29 | 2005-10-10 | 후지 샤신 필름 가부시기가이샤 | 물리 난수 발생 장치용 증폭 회로 및 그것을 이용한 물리난수 발생 장치 |
KR100618241B1 (ko) * | 1998-12-16 | 2006-09-01 | 마츠시타 덴끼 산교 가부시키가이샤 | 옵셋 부설 비교장치 및 비교회로 |
JP2009239330A (ja) * | 2008-03-25 | 2009-10-15 | Nippon Telegr & Teleph Corp <Ntt> | 振幅制限増幅回路 |
JP2011009800A (ja) * | 2009-05-26 | 2011-01-13 | Toru Kawana | オペアンプ |
JP2011109721A (ja) * | 2011-03-03 | 2011-06-02 | Nippon Telegr & Teleph Corp <Ntt> | 振幅制限増幅回路 |
JPWO2020008593A1 (ja) * | 2018-07-05 | 2020-12-17 | 三菱電機株式会社 | リミッティング増幅回路 |
Families Citing this family (65)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR100204591B1 (ko) * | 1996-11-18 | 1999-06-15 | 정선종 | 복제 전압-전류 변환기를 사용한 혼합기 |
JPH10300798A (ja) * | 1997-04-24 | 1998-11-13 | Sanyo Electric Co Ltd | オフセットの自動補正回路を備える電流検出回路 |
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