JP2009246744A - クロック発生機能付き装置、基準周波数等設定方法、および基準周波数等調整方法 - Google Patents

Abstract

【課題】クロックに関する設定を簡単に行う。
【解決手段】ＶＣＸＯと、基準周波数とこの基準周波数のクロックをＶＣＸＯに発生させる電圧のレベルである基準レベルとを記憶するメモリと、必要な周波数のクロックを、メモリに記憶されている基準周波数および基準レベルを基準に求められる電圧をＶＣＸＯに与えて発生させるＤ／Ａコンバータ制御部およびＤ／Ａコンバータと、を有する装置において、下記の処理を行う。試験時レベルを適宜変化させながら、各試験時レベルに応じた電圧をＶＣＸＯに与えて試験用クロックを発生させる。試験用クロックを周波数カウンタに出力する。試験用クロックの周波数と目標周波数との差が所定の範囲内であることが周波数カウンタによって確認できたら、メモリに、この試験用クロックがＶＣＸＯによって発生された際の試験時レベルを基準レベルとして記憶させ、この試験用クロックの周波数を基準周波数として記憶させる。
【選択図】図５

Description

本発明は、高精度なクロックを再現する装置および方法に関する。

精度の高いクロックを提供することは、ＣＰＵおよびメモリなどの機器を制御する場合や、複数の通信機器同士で通信を行う場合に、重要である。

特許文献１には、無線電話システムの基地局の無線送信を生成するための正確な基準クロックを提供することを目的とする発明が開示されている。

特許文献２には、位相誤差信号に応答して回復クロック信号を生成する方法が開示されている。
特開２００６−３１１５５９号公報 特許第３３７９９５９号

一般に流通しているパーソナルコンピュータまたは通信機器などの機器で用いられる、クロック（クロック信号）を生成するためのＶＣＸＯ（Voltage Controlled Crystal Oscillator）などの発振器は、個体差がある。よって、同一の調整値（補正値）をすべての機器に与えると、幾つかの機器は、精度の低いクロックを発してしまう。つまり、高精度のクロックを得るためには、個々に調整しなければならない。また、一度調整を行っても、いわゆる経年劣化によって、誤差が大きくなることがある。個々の機器について、クロックの設定または調整を簡単に行えることが、求められている。

本発明は、このような課題に鑑み、クロックに関する設定または調整を従来よりも簡単に行えるようにすることを、目的とする。

本発明の一実施形態に係るクロック発生機能付き装置は、発振器と、基準の周波数である第一の周波数と当該第一の周波数のクロックを前記発振器に発生させるために当該発振器に与えるべき電圧のレベルである第一のレベルとを記憶する記憶手段と、通常の運用時において、必要な周波数のクロックを、前記記憶手段に記憶されている前記第一の周波数および前記第一のレベルを基準にして求められる電圧を前記発振器に与えることによって発生させる、通常運用時発振器制御手段と、試験時において、試験用の電圧のレベルである第二のレベルを所定のタイミングで変化させながら、当該各第二のレベルに応じた電圧を前記発振器に与えることによって試験用のクロックを順次発生させる、試験時発振器制御手段と、前記試験用のクロックを周波数カウンタに出力する試験用クロック出力手段と、前記試験用のクロックの周波数である第二の周波数と目標の周波数である第三の周波数との差が所定の範囲内であることが前記周波数カウンタによって確認できた場合に、前記記憶手段に、当該試験用のクロックが前記発振器によって発生された際の前記第二のレベルを前記第一のレベルとして記憶させ、当該試験用のクロックの前記第二の周波数を前記第一の周波数として記憶させる、基準レベル等書込手段と、を有する。

発振器と、
基準の周波数である第一の周波数と当該第一の周波数のクロックを前記発振器に発生させるために当該発振器に与えるべき電圧のレベルである第一のレベルとを記憶する記憶手段と、
通常の運用時において、必要な周波数のクロックを、前記記憶手段に記憶されている前記第一の周波数および前記第一のレベルを基準にして求められる電圧を前記発振器に与えることによって発生させる、通常運用時発振器制御手段と、
所定のタイミングにおいて、所定の電圧のレベルである第二のレベルを変化させながら、当該第二のレベルに応じた電圧を前記発振器に与えることによってクロックを順次発生させる、試験時発振器制御手段と、
前記クロックを周波数カウンタに出力するクロック出力手段と、
前記クロックの周波数である第二の周波数と目標の周波数である第三の周波数との差が所定の範囲内であることが前記周波数カウンタによって確認できた場合に、前記記憶手段に、当該クロックが前記発振器によって発生された際の前記第二のレベルを前記第一のレベルとして記憶させ、当該クロックの前記第二の周波数を前記第一の周波数として記憶させる、基準レベル等書込手段と、
を有することを特徴とするクロック発生機能付き装置。

好ましくは、前記発振器は、ＶＣＸＯ（Voltage Controlled Crystal Oscillator）であり、前記周波数カウンタは、ルビジウム発振器によって発生されるクロックに基づいて計数を行う装置である。

または、前記記憶手段に記憶されている前記第一のレベルに応じた電圧を前記発振器に与えることによって検査用のクロックを発生させる、検査時発振器制御手段と、前記発振器によって発生された前記検査用のクロックの周波数である第四の周波数を測定する第四の周波数測定手段と、前記記憶手段に記憶されている前記第一の周波数と前記第四の周波数測定手段によって測定された前記第四の周波数との差が所定の範囲に納まっていない場合に、調整用の電圧のレベルである第三のレベルを変化させながら、当該各第三のレベルに応じた電圧を前記発振器に与えることによって調整用のクロックを順次発生させる、調整時発振器制御手段と、前記発振器によって発生された前記調整用のクロックの周波数である第五の周波数を測定する第五の周波数測定手段と、前記第五の周波数測定手段によって測定された前記調整用のクロックの前記第五の周波数と前記記憶手段に記憶されている前記第一の周波数との差が所定の範囲内である場合に、前記記憶手段に、当該調整用のクロックが前記発振器によって発生された際の前記第五のレベルを前記第一のレベルとして新たに記憶させる、基準レベル更新手段と、を有する。

または、前記第二のレベルを外部の装置から入力する第二のレベル入力手段、を有し、前記所定のタイミングは、前記第二のレベル入力手段によって前記第二のレベルが入力されたタイミングである。

または、第二のＡＴＭ（Asynchronous Transfer Mode）装置へＡＴＭセルによってデータの送信を行う第一のＡＴＭ装置に接続されている他の装置からイーサネット（登録商標）を介して、前記ＡＴＭセルを含むイーサネットフレームであるデータフレームを受信する、データフレーム受信手段と、前記他の装置が前記第一のＡＴＭ装置の通信用のクロックの周波数である第六の周波数に基づいて所定の時間間隔で送信した、制御用のイーサネットフレームである制御フレームを、イーサネットを介して受信する、制御フレーム受信手段と、前記制御フレームを受信した時間間隔に基づいて前記第六の周波数を算出する第六の周波数算出手段と、を有し、前記通常運用時発振器制御手段は、前記必要な周波数のクロックとして、前記第六の周波数算出手段によって算出された前記第六の周波数のクロックを前記発振器に発生させ、さらに、前記通常運用時発振器制御手段が前記発振器に発生させた前記第六の周波数のクロックを前記第二のＡＴＭ装置にＡＴＭインタフェースを介して伝達するクロック伝達手段と、受信した前記データフレームをＡＴＭセルに変換する変換手段と、前記変換手段によって変換されたＡＴＭセルを前記第二のＡＴＭ装置にＡＴＭインタフェースを介して送信するＡＴＭセル送信手段と、を有する。

図１はＡ／Ｅコンバータ装置１およびＡＴＭ装置５の接続形態の例を示す図、図２はＡ／Ｅコンバータ装置１の全体的な構成の例を示す図である
図１において、ＡＴＭ（Asynchronous Transfer Mode）装置５は、ＡＴＭインタフェースを有するＡＴＭ端末またはＡＴＭ交換機などの装置であって、ＡＴＭ網９を介して他のＡＴＭ装置５との間でＡＴＭセルの送受信を行うことによってデータ通信を行う。

ＡＴＭ装置接続システム３は、２台のＡ／Ｅ（ATM-Ethernet）コンバータ装置１によって構成されている。両者は、広域イーサネット４を介して互いに接続されており、イーサネットフレーム（以下、単に「フレーム」と記載する。）の送受信を行うことによってデータ通信を行う。一方のＡ／Ｅコンバータ装置１は、２台のＡＴＭ装置５のうちのいずれか一方のＡＴＭ装置５と接続されており、他方のＡ／Ｅコンバータ装置１は、他方のＡＴＭ装置５と接続されている。

また、Ａ／Ｅコンバータ装置１は、ＡＴＭセルをフレームに変換する機能、イーサネットフレームをＡＴＭセルに変換する機能、および一方のＡＴＭ装置５のデータ通信用のクロックを他方のＡＴＭ装置５のデータ通信用のクロックに同期（従属同期）させるための機能などを備えている。これらの構成によって、ＡＴＭ装置接続システム３は、２台のＡＴＭ装置５の間のデータ通信を、従来のＡＴＭ網９の代わりに広域イーサネット４を介して行うことができるようにする。

Ａ／Ｅコンバータ装置１は、図２に示すように、ＦＰＧＡ（Field Programmable Gate Array）１ａ、ＤＳＰ（Digital Signal Processor）１ｂ、Ｄ／Ａ（Digital to Analog）コンバータ１ｃ、ＶＣＸＯ（Voltage Controlled Crystal Oscillator）１ｄ、ＮＩＣ（Network Interface Card）１ｅ、ＲＳ−２３２Ｃ端子１ｆ、クロック測定端子１ｇ、ＣＰＵ（Central Processing Unit）１ｈ、ＲＡＭ（Random Access Memory）１ｊ、ＲＯＭ（Read Only Memory）１ｋ、フレーム送信制御部１ｍ、セル抽出部１ｎ、ＡＴＭスイッチ１ｐ、および不揮発性メモリ１ｑなどによって構成される。

以下、各ＡＴＭ装置５を、それぞれ「ＡＴＭ装置５１」、「ＡＴＭ装置５２」、…と区別して記載することがある。また、ＡＴＭインタフェースを介してＡＴＭ装置５１と接続されているＡ／Ｅコンバータ装置１を「Ａ／Ｅコンバータ装置１１」と記載し、同様に、ＡＴＭ装置５２と接続されているＡ／Ｅコンバータ装置１を「Ａ／Ｅコンバータ装置１２」と記載することがある。

〔ＡＴＭ−Ｅｔｈｅｒ−ＡＴＭ通信の仕組み〕
図３はＡＴＭ−Ｅｔｈｅｒ−ＡＴＭ通信の仕組みを説明するための図である。

どのような仕組みで、ＡＴＭ装置接続システム３つまり２台のＡ／Ｅコンバータ装置１によって２台のＡＴＭ装置５同士がＡＴＭ網９の代わりに広域イーサネット４を介して通信を行うのかは、下記の公知技術文献１〜３に詳細に記載されている。本実施形態においても、公知技術文献１〜３に記載される仕組みが用いられる。
〔公知技術文献１〕「ＡＴＭ装置間通信支援システム、データ送信支援装置、データ送信方法、およびコンピュータプログラム」、特開２００６−１４８８２２号公報、平成１８年６月８日公開
〔公知技術文献２〕「コンバータ装置及び通信制御方法」、特開２００６−２１１４５７号公報、２００６年８月１０日公開
〔公知技術文献３〕「異種網間接続装置」、特開２００７−１６６４１３号公報、２００７年６月２８日
ここで、ＡＴＭ装置５１からＡＴＭ装置５２へＡＴＭセルによってデータを送信する際に、各装置がどのように機能するのかを、特に本発明との関連性の高い部分を抜粋して、図３を参照しながら説明する。

図３において、Ａ／Ｅコンバータ装置１１のＡＴＭスイッチ１ｐは、ＡＴＭ装置５２に宛てたＡＴＭセル７０をＡＴＭ装置５１から受信する。このＡＴＭセル７０は、広域イーサネット４およびＡ／Ｅコンバータ装置１２を介してＡＴＭ装置５２に送信される。つまり、Ａ／Ｅコンバータ装置１１は、ＡＴＭセル７０を中継するための装置でもある。また、Ａ／Ｅコンバータ装置１１は、ＡＴＭスイッチ１ｐなどを介してＡＴＭ装置５１に接続されているので、ＡＴＭ装置５１と通信を行うことによってＡＴＭ装置５１のデータ通信用のクロックである送信側クロック周波数の情報を取得する。

Ａ／Ｅコンバータ装置１１のフレーム送信制御部１ｍは、ＡＴＭセル７０を受信すると、イーサネットのプロトコルに対応したフレームであるデータフレームＦＲＤにＡＴＭセル７０を変換する。そして、データフレームＦＲＤを、ＮＩＣ１ｅおよび広域イーサネット４などを介してＡ／Ｅコンバータ装置１２に送信する。

さらに、フレーム送信制御部１ｍは、その送信側クロック周波数に基づいて、広域イーサネット４のプロトコルに対応した制御用のフレームである制御フレームＦＲＳを、Ａ／Ｅコンバータ装置１２にＮＩＣ１ｅおよび広域イーサネット４などを介して所定の時間間隔で送信する。

Ａ／Ｅコンバータ装置１２において、ＮＩＣ１ｅがＡ／Ｅコンバータ装置１１から制御フレームＦＲＳを次々に受信すると、ＤＳＰ１ｂは、これらの制御フレームＦＲＳを受信した時間間隔に基づいて送信側クロック周波数と同じ周波数のクロックを算出し、そのクロックがＶＣＸＯ１ｄから発生（再現）されるようにＤ／Ａコンバータ１ｃを制御する。そして、ＡＴＭスイッチ１ｐは、再現されたクロックをＡＴＭ装置５２に伝達する。

また、ＮＩＣ１ｅがデータフレームＦＲＤを受信すると、セル抽出部１ｎは、そのデータフレームＦＲＤからＡＴＭセル７０を抽出する。そして、ＡＴＭスイッチ１ｐは、そのＡＴＭセル７０をＡＴＭ装置５２に送信する。

〔高精度クロックの実現〕
ところで、ＡＴＭ装置５１からＡＴＭ装置５２へのデータの送信の信頼性を高めるには、Ａ／Ｅコンバータ装置１２が再現するクロックの精度を一定以上に（高精度に）保つ必要がある。同様に、反対方向の通信の信頼性を高めるには、Ａ／Ｅコンバータ装置１１が再現するクロックの精度を一定以上に保つ必要がある。そこで、Ａ／Ｅコンバータ装置１には、高精度のクロックを再現するための仕組みが備わっている。以下、この仕組みについて、詳細に説明する。

図４はＡ／Ｅコンバータ装置１における高精度クロックの再現のための構成の例を示す図である。

図４に示すように、Ａ／Ｅコンバータ装置１の構成要素のうち、高精度クロックの再現のために、主に、ＦＰＧＡ１ａ、ＤＳＰ１ｂ、Ｄ／Ａコンバータ１ｃ、ＶＣＸＯ１ｄ、ＮＩＣ１ｅ、ＲＳ−２３２Ｃ端子１ｆ、クロック測定端子１ｇおよび不揮発性メモリ１ｑなどが用いられる。ＦＰＧＡ１ａは、レジスタ１ａ１および測定用クロック周波数変換部１ａ２などによって構成される。ＤＳＰ１ｂは、Ｄ／Ａコンバータ制御部１ｂ１、測定部１ｂ２、および補正部１ｂ３などによって構成される。

不揮発性メモリ１ｑには、後に順次説明するＤ／Ａコンバータ制御部１ｂ１および測定部１ｂ２が行う処理のためのＤＳＰプログラム２が記憶されている。つまり、Ｄ／Ａコンバータ制御部１ｂ１、測定部１ｂ２、および補正部１ｂ３は、ＤＳＰプログラム２をプロセッサで実行することによって実現される。もちろん、回路のみによって構成してもよい。なお、この不揮発性メモリ１ｑをＤＳＰ１ｂの中に構成することも可能である。

なお、Ａ／Ｅコンバータ装置１には、これ以外の機能のためのハードウェアおよびソフトウェアも備わっているが、これについては説明を省略する。

Ａ／Ｅコンバータ装置１には、ＮＩＣ１ｅまたはＲＳ−２３２Ｃ端子１ｆを介してコンソール２１を接続することができる。さらに、Ａ／Ｅコンバータ装置１には、クロック測定端子１ｇを介して周波数カウンタ２２を接続することができる。コンソール２１として、パーソナルコンピュータなどが用いられる。周波数カウンタ２２には、ルビジウム発振器２３が接続可能である。ルビジウム発振器を内蔵した周波数カウンタ２２を用いてもよい。

〔Ａ／Ｅコンバータ装置１におけるクロックの再現の基本的な仕組み〕
ＤＳＰ１ｂのＤ／Ａコンバータ制御部１ｂ１は、１６ビットのシリアルデジタルデータであるデジタル制御値ＨをＤ／Ａコンバータ１ｃに出力することによって、Ｄ／Ａコンバータ１ｃから出力されるアナログの電圧情報（電圧値）の大きさを制御する。Ｄ／Ａコンバータ１ｃは、Ｄ／Ａコンバータ制御部１ｂ１から入力したデジタル制御値Ｈをアナログの電圧値Ｖに変換し、ＶＣＸＯ１ｄに出力する。ＶＣＸＯ１ｄには、その電圧値Ｖに電圧が印加される。これにより、デジタル制御値Ｈ応じた周波数のクロックＳがＶＣＸＯ１ｄから発せられ、ＡＴＭ−ＰＨＹに出力される。

このように、ＶＣＸＯ１ｄが発するクロックＳの周波数は、ＤＳＰ１ｂが出力するデジタル制御値Ｈによって決まる。

ＤＳＰ１ｂは、どんな値のデジタル制御値Ｈを出力したときにどんな周波数のクロックＳが発せられるか、という基準を記憶している。すなわち、ある特定の周波数である基準周波数ＦｋのクロックＳを発するためのデジタル制御値Ｈである基準デジタル制御値Ｈｋが予め特定されている。不揮発性メモリ１ｑには、この基準周波数Ｆｋおよび基準デジタル制御値Ｈｋが記憶されている。そして、Ｄ／Ａコンバータ制御部１ｂ１は、この基準周波数Ｆｋおよび基準デジタル制御値Ｈｋに基づいて（両者を基準として）、要求される周波数のクロックＳに最適なデジタル制御値Ｈを決定し、Ｄ／Ａコンバータ１ｃに出力する。

しかし、基準周波数Ｆｋを得るための本来のデジタル制御値Ｈの値と基準デジタル制御値Ｈｋとの差が大きいと、要求された通りの周波数のクロックＳを精度よく得ることができない。

そこで、クロックＳの精度を高めるために、例えばＡ／Ｅコンバータ装置１を出荷する前に、図５に示すような手順で、試験および調整を行う。

〔出荷前の試験および調整〕
図５は出荷時の試験および調整の手順の例を説明するためのフローチャートである。

試験の担当者は、コンソール２１および周波数カウンタ２２をＡ／Ｅコンバータ装置１に接続しておき、出荷モードの状態でＡ／Ｅコンバータ装置１の電源をオンにする。すると、Ａ／Ｅコンバータ装置１が起動し、ＤＳＰ１ｂが出荷モードに設定される（図５の＃１０１）。そして、コンソール２１からの１６ビットのクロック調整値ＤＪの入力を待つ。

担当者は、コンソール２１を操作してクロック調整値ＤＪをＡ／Ｅコンバータ装置１に入力する。この際に、担当者は、目標の周波数を予め決めておき、その周波数にできるだけ近い周波数のクロックＳがＶＣＸＯ１ｄから発せられるような値のクロック調整値ＤＪを入力する。例えば、前述の基準周波数Ｆｋと同じ値の周波数を目標とするならば、前述の基準デジタル制御値Ｈｋと同じ値またはそれに近い値のクロック調整値ＤＪを入力すればよい。入力されたクロック調整値ＤＪは、レジスタ１ａ１に記憶される（＃１０２）。

Ｄ／Ａコンバータ制御部１ｂ１は、不揮発性メモリ１ｑに記憶されているＤＳＰプログラム２を実行することによって、レジスタ１ａ１に記憶されているクロック調整値ＤＪを呼び出す（＃１０３）。そして、このクロック調整値ＤＪをデジタル制御値Ｈとして用いて、Ｄ／Ａコンバータ１ｃを制御する（＃１０４）。すると、上述の仕組みによって、ＶＣＸＯ１ｄは、クロック調整値ＤＪに応じた周波数のクロックＳを発する（＃１０５）。以下、試験時の（つまり、クロック調整値ＤＪに応じた）クロックＳを「クロックＳｔ」と記載する。

クロックＳｔは、測定用クロック周波数変換部１ａ２およびクロック測定端子１ｇを介して周波数カウンタ２２に出力される。なお、ＤＳＰ１ｂにもフィードバックされ、測定部１ｂ２によって周波数が測定される（＃１０６）。

基準クロックのクロックＳＲをルビジウム発振器２３から発し、周波数カウンタ２２に入力する（＃１０７）。周波数カウンタ２２は、Ａ／Ｅコンバータ装置１から入力したクロックＳｔの周波数およびルビジウム発振器２３から入力したクロックＳＲの周波数をそれぞれカウント（計数）し、それぞれの周波数の数値を表示する（＃１０８）。または、クロックＳｔの波形とクロックＳＲの波形とを上下に並べてまたは重ねて表示してもよい。

ところで、一般に、ルビジウム発振器が発振するクロックの周波数の誤差は、０．１ｐｐｂ（parts per billion）程度である。０．０５ｐｐｂクラスのルビジウム発振器も存在する。

よって、担当者は、表示されたクロックＳｔおよびクロックＳＲそれぞれの情報を比較することによって、クロックＳｔの周波数と目標の周波数との差異を、１ｐｐｂ単位で特定することができる。目標の周波数を、クロックＳＲの周波数と同一にし、または、クロックＳＲの周波数のＮ倍または１／Ｎ倍（ただし、Ｎは自然数）にすれば、比較が容易である。

担当者は、両方の情報同士を比較し、クロックＳｔの周波数と目標の周波数との差異が所定の範囲内（例えば、−５０〜＋５０ｐｐｂの範囲内）になっているか否かを確認する。所定の範囲に納まっていない場合は（＃１０９でＮｏ）、別の値をクロック調整値ＤＪとして入力し直す。例えば、＋５０ｐｐｂを超える場合は（＃１１０でＹｅｓ）、クロック調整値ＤＪを小さくし（＃１１１）、−５０ｐｐｂ未満である場合は（＃１１０でＮｏ）、クロック調整値ＤＪを大きくする（＃１１２）。

すると、古いクロック調整値ＤＪが新たなクロック調整値ＤＪに書き換えられ、新たなクロック調整値ＤＪに対応する周波数のクロックＳｔがＶＣＸＯ１ｄから発せられる。担当者は、再度、両方の情報同士を比較し、クロックＳｔの周波数と目標の周波数との差異が所定の範囲内になっているか否かを確認する。以下、所定の範囲になるまで、クロック調整値ＤＪの値を変えながら比較および確認の作業を繰り返す。

そして、所定の範囲内に納まったら（＃１０９でＹｅｓ）、担当者は、コンソール２１を操作して設定のコマンドをＡ／Ｅコンバータ装置１に入力する（＃１１３）。

すると、Ａ／Ｅコンバータ装置１のＶＣＸＯ１ｄは、ＤＳＰ１ｂに現在フィードバックされ測定部１ｂ２によって測定された周波数を基準周波数Ｆｋとして不揮発性メモリ１ｑに記憶させるとともに、レジスタ１ａ１に現在記憶されているクロック調整値ＤＪを基準デジタル制御値Ｈｋとして不揮発性メモリ１ｑに記憶させる（＃１１４）。これにより、試験および調整の処理が完了する。これらの処理の完了後、コンソール２１および周波数カウンタ２２をＡ／Ｅコンバータ装置１から外しておく。

その後、出荷され運用が開始されたＡ／Ｅコンバータ装置１は、不揮発性メモリ１ｑに記憶されている基準デジタル制御値Ｈｋおよび基準周波数Ｆｋを基準に、要求された周波数のクロックＳがＶＣＸＯ１ｄから出力されるように、デジタル制御値Ｈの値を決定し、Ｄ／Ａコンバータ１ｃに出力する。前に説明した送信側クロック周波数と同じ周波数のクロックも、基準デジタル制御値Ｈｋおよび基準周波数Ｆｋに基づいて得られる。

〔経年劣化による誤差の補正のための処理〕
図６は経年劣化による誤差の補正の処理の流れの例を説明するフローチャートである。

出荷前の試験および調整によって高精度なクロックＳを実現する好適な組合せの基準周波数Ｆｋおよび基準デジタル制御値Ｈｋを設定できても、年月を経ると、ＶＣＸＯ１ｄが期待通りの精度のクロックＳを発することができなくなることがある。つまり、経年劣化による誤差を生じることがある。

そこで、Ａ／Ｅコンバータ装置１は、図６に示すような手順で、経年劣化による誤差を補正する処理を行う。

Ａ／Ｅコンバータ装置１において、電源がオンになると（図６の＃１２１）、Ｄ／Ａコンバータ制御部１ｂ１は基準デジタル制御値Ｈｋを不揮発性メモリ１ｑから呼び出し（＃１２２）、これをデジタル制御値ＨとしてＤ／Ａコンバータ１ｃを制御する（＃１２３）。すると、基準デジタル制御値Ｈｋに対応するクロックＳがＶＣＸＯ１ｄから発せられる。このクロックＳは、ＤＳＰ１ｂにフィードバックされ、測定部１ｂ２によって周波数が測定される（＃１２４）。理想的には、この周波数は、基準周波数Ｆｋと一致するはずである。

測定は、所定の時間（例えば、３０秒）、続ける。補正部１ｂ３は、測定結果に基づいて、次のように基準デジタル制御値Ｈｋの補正を行う。

補正部１ｂ３は、その所定の時間ずっと、測定された周波数と現在の基準周波数Ｆｋとの差分が、所定の範囲を有する制御ウィンドウの中に入っているか否かを、判別する（＃１２５）。

なお、この所定の範囲は、いわゆるコンフィグ設定などによって、予め任意に決めておくことができる。例えば、「−５０ｐｐｂ〜＋５０ｐｐｂ」、「−１００ｐｐｂ〜＋１０００ｐｐｂ」、および「−１ｐｐｍ〜＋１ｐｐｍ」の選択肢の中からユーザが選択的に決めることができる。制御ウィンドウのデータは、予め不揮発性メモリ１ｑに記憶させておけばよい。また、所定の時間も、「３０秒」、「１分」、「１０分」、「２０分」などの選択肢の中からユーザが選択的に決められるようにしてもよい。

補正部１ｂ３は、その差分が制御ウィンドウに入っている場合は（＃１２６でＹｅｓ）、補正を要するほどの経年劣化は起こっていないと判別し、補正を行わない。

一方、その差分が制御ウィンドウに入っていない場合は（＃１２６でＮｏ）、基準デジタル制御値Ｈｋの補正を例えば次のように行う。その差分がプラスである場合は（＃１２７でＹｅｓ）、基準デジタル制御値Ｈｋを小さくする補正を行う（＃１２８）。マイナスである場合は（＃１２７でＮｏ）、基準デジタル制御値Ｈｋを大きくする補正を行う（＃１２８）。補正後の基準デジタル制御値Ｈｋに基づいて、再度、ステップ＃１２３〜＃１２５の処理を行う。そして、差分が制御ウィンドウに入るまで、基準デジタル制御値Ｈｋの補正を繰り返す。

本実施形態によると、高価な周波数カウンタ２２およびルビジウム発振器２３を複数台のＡ／Ｅコンバータ装置１で共用することができる。よって、従来よりも低コストで簡単にクロックの設定を行うことができる。また、運用開始後は、周波数カウンタ２２およびルビジウム発振器２３がなくても、Ａ／Ｅコンバータ装置１は自ら調整（補正）の処理を行う。よって、従来よりも簡単にクロックのメンテナンスを行うことができる。

本実施形態では、図６で説明したように、経年劣化による誤差の補正の処理を、Ａ／Ｅコンバータ装置１の電源をオンにした際に行ったが、Ａ／Ｅコンバータ装置１の運用中に、常時または定期的に、行ってもよい。

本実施形態では、Ａ／Ｅコンバータ装置１のＶＣＸＯ１ｄの基準値（基準デジタル制御値Ｈｋ）の初期設定および補正を行う場合を例に説明したが、本発明は、他の方式の発振器の基準値の初期設定および補正を行う場合にも適用可能である。

その他、Ａ／Ｅコンバータ装置１の全体または各部の構成、処理内容、処理順序、ネットワークの構成などは、本発明の趣旨に沿って適宜変更することができる。

Ａ／Ｅコンバータ装置およびＡＴＭ装置の接続形態の例を示す図である。 Ａ／Ｅコンバータ装置の全体的な構成の例を示す図である。 ＡＴＭ−Ｅｔｈｅｒ−ＡＴＭ通信の仕組みを説明するための図である。 Ａ／Ｅコンバータ装置１における高精度クロックの再現のための構成の例を示す図である。 出荷時の試験および調整の手順の例を説明するためのフローチャートである。 経年劣化による誤差の補正の処理の流れの例を説明するフローチャートである。

符号の説明

１ Ａ／Ｅコンバータ装置（クロック発生機能付き装置）
１ｂ ＤＳＰ
１ｂ１ Ｄ／Ａコンバータ制御部
１ｂ２ 測定部
１ｂ３ 補正部
１ｃ Ｄ／Ａコンバータ
１ｄ ＶＣＸＯ
１ｍ フレーム送信制御部
１ｎ セル抽出部
１ｐ ＡＴＭスイッチ
１ｑ 不揮発性メモリ
２２ 周波数カウンタ
２３ ルビジウム発振器

Claims (10)

1. 発振器と、
   基準の周波数である第一の周波数と当該第一の周波数のクロックを前記発振器に発生させるために当該発振器に与えるべき電圧のレベルである第一のレベルとを記憶する記憶手段と、
   通常の運用時において、必要な周波数のクロックを、前記記憶手段に記憶されている前記第一の周波数および前記第一のレベルを基準にして求められる電圧を前記発振器に与えることによって発生させる、通常運用時発振器制御手段と、
   所定のタイミングにおいて、所定の電圧のレベルである第二のレベルを変化させながら、当該第二のレベルに応じた電圧を前記発振器に与えることによってクロックを順次発生させる、試験時発振器制御手段と、
   前記クロックを周波数カウンタに出力するクロック出力手段と、
   前記クロックの周波数である第二の周波数と目標の周波数である第三の周波数との差が所定の範囲内であることが前記周波数カウンタによって確認できた場合に、前記記憶手段に、当該クロックが前記発振器によって発生された際の前記第二のレベルを前記第一のレベルとして記憶させ、当該クロックの前記第二の周波数を前記第一の周波数として記憶させる、基準レベル等書込手段と、
   を有することを特徴とするクロック発生機能付き装置。
2. 前記発振器は、ＶＣＸＯ（Voltage Controlled Crystal Oscillator）であり、
   前記周波数カウンタは、ルビジウム発振器によって発生されるクロックに基づいて計数を行う装置である、
   請求項１記載のクロック発生機能付き装置。
3. 前記記憶手段に記憶されている前記第一のレベルに応じた電圧を前記発振器に与えることによって検査用のクロックを発生させる、検査時発振器制御手段と、
   前記発振器によって発生された前記検査用のクロックの周波数である第四の周波数を測定する第四の周波数測定手段と、
   前記記憶手段に記憶されている前記第一の周波数と前記第四の周波数測定手段によって測定された前記第四の周波数との差が所定の範囲に納まっていない場合に、調整用の電圧のレベルである第三のレベルを変化させながら、当該各第三のレベルに応じた電圧を前記発振器に与えることによって調整用のクロックを順次発生させる、調整時発振器制御手段と、
   前記発振器によって発生された前記調整用のクロックの周波数である第五の周波数を測定する第五の周波数測定手段と、
   前記第五の周波数測定手段によって測定された前記調整用のクロックの前記第五の周波数と前記記憶手段に記憶されている前記第一の周波数との差が所定の範囲内である場合に、前記記憶手段に、当該調整用のクロックが前記発振器によって発生された際の前記第五のレベルを前記第一のレベルとして新たに記憶させる、基準レベル更新手段と、を有する、
   請求項１または請求項２記載のクロック発生機能付き装置。
4. 前記第二のレベルを外部の装置から入力する第二のレベル入力手段、を有し、
   前記所定のタイミングは、前記第二のレベル入力手段によって前記第二のレベルが入力されたタイミングである、
   請求項１ないし請求項３のいずれかに記載のクロック発生機能付き装置。
5. 第二のＡＴＭ（Asynchronous Transfer Mode）装置へＡＴＭセルによってデータの送信を行う第一のＡＴＭ装置に接続されている他の装置からイーサネットを介して、前記ＡＴＭセルを含むイーサネットフレームであるデータフレームを受信する、データフレーム受信手段と、
   前記他の装置が前記第一のＡＴＭ装置の通信用のクロックの周波数である第六の周波数に基づいて所定の時間間隔で送信した、制御用のイーサネットフレームである制御フレームを、イーサネットを介して受信する、制御フレーム受信手段と、
   前記制御フレームを受信した時間間隔に基づいて前記第六の周波数を算出する第六の周波数算出手段と、を有し、
   前記通常運用時発振器制御手段は、前記必要な周波数のクロックとして、前記第六の周波数算出手段によって算出された前記第六の周波数のクロックを前記発振器に発生させ、
   さらに、
   前記通常運用時発振器制御手段が前記発振器に発生させた前記第六の周波数のクロックを前記第二のＡＴＭ装置にＡＴＭインタフェースを介して伝達するクロック伝達手段と、
   受信した前記データフレームをＡＴＭセルに変換する変換手段と、
   前記変換手段によって変換されたＡＴＭセルを前記第二のＡＴＭ装置にＡＴＭインタフェースを介して送信するＡＴＭセル送信手段と、を有する、
   請求項１ないし請求項４のいずれかに記載のクロック発生機能付き装置。
6. 発振器と、
   基準の周波数である第一の周波数と当該第一の周波数のクロックを前記発振器に発生させるために当該発振器に与えるべき電圧のレベルである第一のレベルとを記憶する記憶手段と、
   通常の運用時において、必要な周波数のクロックを、前記記憶手段に記憶されている前記第一の周波数および前記第一のレベルを基準にして求められる電圧を前記発振器に与えることによって発生させる、通常運用時発振器制御手段と、
   前記記憶手段に記憶されている前記第一のレベルに応じた電圧を前記発振器に与えることによって検査用のクロックを発生させる、検査時発振器制御手段と、
   前記発振器によって発生された前記検査用のクロックの周波数である第二の周波数を測定する第二の周波数測定手段と、
   前記記憶手段に記憶されている前記第一の周波数と前記第二の周波数測定手段によって測定された前記第二の周波数との差が所定の範囲に納まっていない場合に、調整用の電圧のレベルである第二のレベルを変化させながら、当該各第二のレベルに応じた電圧を前記発振器に与えることによって調整用のクロックを順次発生させる、調整時発振器制御手段と、
   前記発振器によって発生された前記調整用のクロックの周波数である第三の周波数を測定する第三の周波数測定手段と、
   前記第三の周波数測定手段によって測定された前記調整用のクロックの前記第三の周波数と前記記憶手段に記憶されている前記第一の周波数との差が所定の範囲内である場合に、前記記憶手段に、当該調整用のクロックが前記発振器によって発生された際の前記第二のレベルを前記第一のレベルとして新たに記憶させる、基準レベル更新手段と、
   を有することを特徴とするクロック発生機能付き装置。
7. 前記検査時発振器制御手段は、電源がオンになったときに前記検査用のクロックを発生させる、
   請求項６記載のクロック発生機能付き装置。
8. 発振器と、基準の周波数である基準周波数と当該基準周波数のクロックを前記発振器に発生させるために当該発振器に与えるべき電圧のレベルである基準電圧レベルとを記憶する記憶手段と、通常の運用時には、必要な周波数のクロックを、前記記憶手段に記憶されている前記基準周波数および前記基準電圧レベルを基準にして求められる電圧を前記発振器に与えることによって発生させる発振器制御手段と、を有するクロック発生機能付き装置において、前記基準周波数および前記基準電圧レベルを設定する基準周波数等設定方法であって、
   試験用の電圧のレベルである試験時電圧レベルを所定のタイミングで変化させながら、当該各試験時電圧レベルに応じた電圧を前記発振器に与えることによって試験用のクロックを順次発生させ、
   前記試験用のクロックを周波数カウンタに出力し、
   前記試験用のクロックの周波数である試験時周波数と目標の周波数である目標周波数との差が所定の範囲内であることが前記周波数カウンタによって確認できた場合に、前記記憶手段に、当該試験用のクロックが前記発振器によって発生された際の前記試験時電圧レベルを前記基準電圧レベルとして記憶させ、当該試験用のクロックの前記試験時周波数を前記基準周波数として記憶させる、
   ことを特徴とする基準周波数等設定方法。
9. 前記発振器は、ＶＣＸＯ（Voltage Controlled Crystal Oscillator）であり、
   前記周波数カウンタとして、ルビジウム発振器によって発生されるクロックに基づいて計数を行う周波数カウンタを用いる、
   請求項８記載の基準周波数等設定方法。
10. 発振器と、基準の周波数である基準周波数と当該基準周波数のクロックを前記発振器に発生させるために当該発振器に与えるべき電圧のレベルである基準電圧レベルとを記憶する記憶手段と、通常の運用時には、必要な周波数のクロックを、前記記憶手段に記憶されている前記基準周波数および前記基準電圧レベルを基準にして求められる電圧を前記発振器に与えることによって発生させる発振器制御手段と、クロックの周波数を測定する測定手段と、を有するクロック発生機能付き装置において、前記基準周波数および前記基準電圧レベルを調整する基準周波数等調整方法であって、
    前記記憶手段に記憶されている前記基準電圧レベルに応じた電圧を前記発振器に与えることによって検査用のクロックを発生させ、
    前記発振器によって発生された前記検査用のクロックの周波数である検査時周波数を前記測定手段に測定させ、
    前記記憶手段に記憶されている前記基準周波数と前記測定手段によって測定された前記検査時周波数との差が所定の範囲に納まっていない場合に、調整用の電圧のレベルである調整時電圧レベルを変化させながら、当該各調整時電圧レベルに応じた電圧を前記発振器に与えることによって調整用のクロックを順次発生させ、
    前記発振器によって発生された前記調整用のクロックの周波数である調整時周波数を前記測定手段に測定させ、
    前記測定手段によって測定された前記調整用のクロックの前記調整時周波数と前記記憶手段に記憶されている前記基準周波数との差が所定の範囲内である場合に、前記記憶手段に、当該調整用のクロックが前記発振器によって発生された際の前記調整時電圧レベルを前記基準電圧レベルとして新たに記憶させる、
    ことを特徴とする基準周波数等調整方法。
    

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