JPS6261426A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPS6261426A JPS6261426A JP20091785A JP20091785A JPS6261426A JP S6261426 A JPS6261426 A JP S6261426A JP 20091785 A JP20091785 A JP 20091785A JP 20091785 A JP20091785 A JP 20091785A JP S6261426 A JPS6261426 A JP S6261426A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は変換誤差を補正する装置を備えた、Ｄ／Ａ変
換装置に関°する。
換装置に関°する。
Ｄ／Ａ変換装置では、これを構成する素子そのもののば
らつきによる誤差を補正するために、オフセット調整及
びゲイン調整を必要としている。 従来、この調整は可変抵抗器を用いて手動により行なわ
れており、コスト高となるほか、装置の信頼性も低い（
つまり運転中は温度変化や劣化などによる特性の変化は
考慮されず、初期の調整値より出力値がずれてくる場合
が多い）という問題点がある。
らつきによる誤差を補正するために、オフセット調整及
びゲイン調整を必要としている。 従来、この調整は可変抵抗器を用いて手動により行なわ
れており、コスト高となるほか、装置の信頼性も低い（
つまり運転中は温度変化や劣化などによる特性の変化は
考慮されず、初期の調整値より出力値がずれてくる場合
が多い）という問題点がある。
この発明は、前記の問題点を除去し、Ｄ／Ａ変換装置の
オフセット調整及びゲイン調整を自動的に行い、かつ温
度等による出力誤差の補正を外部装置に影響を与えずに
行うことができるＤ／Ａ変換装置を提供することを目的
とする。
オフセット調整及びゲイン調整を自動的に行い、かつ温
度等による出力誤差の補正を外部装置に影響を与えずに
行うことができるＤ／Ａ変換装置を提供することを目的
とする。
この発明はＤ／Ａ変換装置における、部品の初期のばら
つき及び温度等による特性変化に基づくオフセット誤差
及びゲイン誤差を自動的に補正しようとするものであり
、補正時に外部装置に悪影響を与えないように、Ｄ／Ａ
変換器の後にサンプル・ホールド回路（Ｓ／Ｈ回路とも
略す）を設けている。補正を行うには、まず第１段階と
して、Ｓ／Ｈ回路をホールドモード（即ちＳ／Ｈ回路が
、Ｄ／Ａ変換器（ＤＡＣとも略す）からサンプリング入
力し、かつ出力するアナログ出力を制御信号に基づいて
、所定時点から固定的に保持（ホールド）し、出力する
状態をいい、これはＤＡＣの出力を外部装置とは遮断し
た状態でもある。）にしてＤＡＣにオフセット調整用デ
ータ及びゲイン調整用データを与え、その時の出力値と
、温度補償された基準電源の出力値とコンパレータで比
較し、その差（オフセット誤差）及び比率（ゲイン誤差
）を演算部により算出し、ＤＡＣの出力補正を行なう。 次に第２段階として、ＤＡＣの任意の電力出力時に、そ
の出力値をＳ／Ｈ回路でサンブリーングして保持し、こ
のときのＤＡＣの出力値と、ホールドされたＳ／Ｈ回路
の出力値とをコンパレータで比較し、その差を算出し、
Ｓ／Ｈ回路の出力補正を行なう９以上により、Ｄ／Ａ変
換装置全体としての出力補正を外部出力に悪影響を与え
ることなく行なうものである。 換言すれば本発明の要点は、Ｄ／Ａ変換器と、該変換器
の出力側にそれぞれ縦続して設けられた１又は複数のサ
ンプル・ホールド回路と、前記サンプル・ホールド回路
をホールドモードとした状態で、前記Ｄ／Ａ変換器のオ
フセフ）誤差及びゲイン誤差、並びに前記サンプル・ホ
ールド回路のオフセット誤差を演算し記憶する誤差演算
記憶手段と、アナログ変換されるべき環デジタルデータ
に、前記の記憶された各誤差を打消す補正を加えたデジ
タルデータを前記Ｄ／Ａ変換器に与える誤差補正手段（
マイクロプロセッサなど）と、を備えるようにした点、
又はさらに前記誤差演算記憶手段は、前記Ｄ／Ａ変換器
のオフセット誤差を求めるための第１の基準電圧発生手
段（オフセット調整用基準電源など）、同じくゲイン誤
差を求めるための第２の基準電圧発生手段（ゲイン調整
用基準電源など）、第１及び第２の基準電圧発生手段並
びに前記サンプル・ホールド回路の各出力電圧を１つづ
つ選択する選択手段（マルチプレクサなど）、該選択手
段によって選択された出力電圧と前記Ｄ／Ａ変換器の出
力電圧とを比較しつつ、この両型圧が等しくなるときに
前記Ｄ／Ａ変換器に与えられるデジタルデータを前記の
選択毎に求める手段（コンパレータ、マイクロプロセッ
サなど）、前記の選択毎の該デジタルデータを用いて、
それぞれ前記Ｄ／Ａ変換器のオフセット誤差及びゲイン
誤差、並びに前記サンプル・ホールド回路のオフセット
誤差を演算する手段（マイクロプロセッサなど）、この
演算された各誤差を記憶する手段（メモリなど）、の各
手段を備えたものであるようにした点にある。
つき及び温度等による特性変化に基づくオフセット誤差
及びゲイン誤差を自動的に補正しようとするものであり
、補正時に外部装置に悪影響を与えないように、Ｄ／Ａ
変換器の後にサンプル・ホールド回路（Ｓ／Ｈ回路とも
略す）を設けている。補正を行うには、まず第１段階と
して、Ｓ／Ｈ回路をホールドモード（即ちＳ／Ｈ回路が
、Ｄ／Ａ変換器（ＤＡＣとも略す）からサンプリング入
力し、かつ出力するアナログ出力を制御信号に基づいて
、所定時点から固定的に保持（ホールド）し、出力する
状態をいい、これはＤＡＣの出力を外部装置とは遮断し
た状態でもある。）にしてＤＡＣにオフセット調整用デ
ータ及びゲイン調整用データを与え、その時の出力値と
、温度補償された基準電源の出力値とコンパレータで比
較し、その差（オフセット誤差）及び比率（ゲイン誤差
）を演算部により算出し、ＤＡＣの出力補正を行なう。 次に第２段階として、ＤＡＣの任意の電力出力時に、そ
の出力値をＳ／Ｈ回路でサンブリーングして保持し、こ
のときのＤＡＣの出力値と、ホールドされたＳ／Ｈ回路
の出力値とをコンパレータで比較し、その差を算出し、
Ｓ／Ｈ回路の出力補正を行なう９以上により、Ｄ／Ａ変
換装置全体としての出力補正を外部出力に悪影響を与え
ることなく行なうものである。 換言すれば本発明の要点は、Ｄ／Ａ変換器と、該変換器
の出力側にそれぞれ縦続して設けられた１又は複数のサ
ンプル・ホールド回路と、前記サンプル・ホールド回路
をホールドモードとした状態で、前記Ｄ／Ａ変換器のオ
フセフ）誤差及びゲイン誤差、並びに前記サンプル・ホ
ールド回路のオフセット誤差を演算し記憶する誤差演算
記憶手段と、アナログ変換されるべき環デジタルデータ
に、前記の記憶された各誤差を打消す補正を加えたデジ
タルデータを前記Ｄ／Ａ変換器に与える誤差補正手段（
マイクロプロセッサなど）と、を備えるようにした点、
又はさらに前記誤差演算記憶手段は、前記Ｄ／Ａ変換器
のオフセット誤差を求めるための第１の基準電圧発生手
段（オフセット調整用基準電源など）、同じくゲイン誤
差を求めるための第２の基準電圧発生手段（ゲイン調整
用基準電源など）、第１及び第２の基準電圧発生手段並
びに前記サンプル・ホールド回路の各出力電圧を１つづ
つ選択する選択手段（マルチプレクサなど）、該選択手
段によって選択された出力電圧と前記Ｄ／Ａ変換器の出
力電圧とを比較しつつ、この両型圧が等しくなるときに
前記Ｄ／Ａ変換器に与えられるデジタルデータを前記の
選択毎に求める手段（コンパレータ、マイクロプロセッ
サなど）、前記の選択毎の該デジタルデータを用いて、
それぞれ前記Ｄ／Ａ変換器のオフセット誤差及びゲイン
誤差、並びに前記サンプル・ホールド回路のオフセット
誤差を演算する手段（マイクロプロセッサなど）、この
演算された各誤差を記憶する手段（メモリなど）、の各
手段を備えたものであるようにした点にある。
以下第１図（Ａ） 、 （Ｂ）に基づいて本発明の詳細
な説明する。同図（＾）、（Ｂ）はそれぞれ本発明の異
なる実施例の要部構成を示すブロック回路図で、（Ａ）
は１チヤンネル出力、（Ｂ）は多チャンネル（この場合
は３チヤンネル）出力の場合を示す。 これらの図にいて同一の符号は同一または相当部分を示
す。 第１図（Ａ）において、１はアナログ変換されるべきデ
ジタルデータ（便宜上デジタル人力Ｘという）を入力す
るデジタル入力端子、２は各部の制御Ｍ及び補正値等の
演算を司どるマイクロプロセッサ（ＭＰＵとも略す）、
３はＤ／Ａ変換器（ＤＡＣ）５とサンプル・ホールド回
路（Ｓ／８回路）７の誤差（補正値）を格納するメモリ
である。ＤＡＣ５はＭＰＵ２から与えられるデジタルデ
ータ（便宜上中間デジタル入力という）４をアナログ電
圧（便宜上中間アナログ出力という）６に変換する。 Ｓ／Ｈ回路７はＤＡＣ５からあたえられる中間アナログ
出力６をサンプリングしつつ、ＭＰＵ２から与えられる
Ｓ／）（ｌｌｌ？Ｉ信号１６に基づいて、そのままアナ
ログ出力８として出力したり（この動作をサンプルモー
ドという）、所定時点の被サンプリング電圧を保持記憶
（ホールド）し、この保持電圧をホールドアナログ出力
８Ｈとして出力する（この動作をホールドモードという
）、９はマルチプレクサ（ＭＰＸとも略す）で、ＭＰＵ
２から与えられるＭＰＸＭｒＢ信号１５に基づいて、ア
ナログ出力端子１８に、ＯＶ（接点■側）、あるいはＳ
／Ｈ回路７の出力信号（アナログ出力８又はホールドア
ナログ出力８Ｈ）（接点■側）のいずれかを切換え出力
する。なおこのＭＰＸ９は後述の初期調整時、アナログ
出力端子１Ｂの出力電圧を正確にＯｖに維持したい場合
に用いられるものであり、必須のものではない、 １０
はコンパレータ（ＣＰとも略す）で、ＤＡＣ５の出力電
圧値（中間アナログ出力６）と、マルチプレクサ（ＭＰ
Ｘ）１２の出力信号（ＭＰＸ出力信号という）１９との
大小関係を比較し、その比較結果としての比較出力信号
１１をＭＰＵ２に与える。ＭＰＸ１２はＭＰＵ２から与
えられるＭＰＸ１１１１１信号１７に基づいて、Ｓ／Ｈ
回路７が出力するホールドアナログ出力８Ｈ（接点■）
。 ゲイン調整用基準電源１３（接点■、なおこの電圧には
例えばＩＯＶが用いられる。）、オフセット調整用基準
電源１４（接点■、なおこの電圧には例えばＯＶが用い
られ、特別な電源１４を用いる代わりに、グランド電位
（Ｏｖ）を用いることもできる。）を１つづつ切換え、
前記ＭＰＸ出力信号１９として出力する。 また第１図（Ｂ） １．：おイテ、７ （Ｔｏ 〜７３
）は、同図（Ａ）の７と同様なＳ／８回路でそれぞれチ
ャンネル０〜２の各アナログ出力端子１Ｂ（１８０−１
８２）の別に設けられ、ＭＰＵ２からのＳ／Ｈ１ｌ１１
１信号１６Ａに基づき、サンプリングしたＤＡＣ５の出
力電圧をそれぞれ異なった時点に保持して対応する出力
端子１８０〜１８２に出力する。 １２Ａは新たなマル
チプレクサ（ＭＰＸ）で、ＭＰＵ２からのＭｐｘ’ｆｌ
１ｍ信号１７Ｍに基づき、ＣＰＩＯの一方の入力端子を
、Ｓ／Ｈ回路７０〜７２及び調整用基準電源１３．１４
の各出力電圧の別に、各対応する接点［相］〜［相］及
び■、■を介して切換える。 次に第１図（＾）の動作手順を説明する。 〔１〕初期のオフセット調整及びゲイン調整ｌ）初ＸＪ
ｔｌｌ整中、外部出力（アナログ出力端子１８からの出
力信号）をＯｖとする。即ち、初期のオフセット調整及
びゲイン調整を行う間、この例では外部へ悪影響を与え
ないようにＯＶを出力する。 このためにＭＰＸ９のスイッチを接点■へ切換える。 ただし前述のように、初期調整中、外部出力を厳密にＯ
ｖに維持する必要がない場合には、ＭＰＸ９を省略して
、Ｓ／Ｈ回路７の出力を直接アナログ出力端子１８に与
えるようにしたのち、例えば中間デジタル人力４にＯｖ
に相当するデジタルデータを与え、アナログ出力８をほ
ぼｏｖとした状態で、Ｓ／Ｈ回路７をホールドモードと
しく従って、このときほぼＱＶのアナログ出力８は、同
じくほぼＯｖのホールドアナログ出力８Ｈに代わる。）
、以下の手順に入ってもよい。 ２）ＤＡＣ５のオフセット調整を行う、即ち、ＭＰＸ１
２のスイッチを接点■に切換え、ＤＡＣ５の出力電圧値
（中間アナログ出力）６とオフセットｌｊｌ整用基準電
１１１４の出力電圧値とが等しくなるようなりＡＣ５へ
の中間デジタル人力４（後述のデジタルデータＸ１．）
を求める。 この求め方の一例を述べると、ＭＰＵ２はまずＤＡＣ５
へ、中間デジタル人力４として誤差補正用データ、例え
ば基準電源１４の電圧値に相当するデジタルデータＲ１
を送り、ＤＡＣ５の出力値（中間アナログ出力６）と、
ＭＰＸ１２がらの比較電圧値（ＭＰＸ出力信号１９、こ
の場合基準電源１４の電圧）との大小関係をＣＰＩＯに
比較させ、その結果をＣＰＩＯから比較出力信号１１と
して受取る。 この比較により中間アナログ出力６が太き（小さ）けれ
ば、ＭＰＵ２はＤＡＣ５へ、より小さい（大きい）値の
誤差補正用データ（中間デジタル人力４）を送り、この
関係が反転するまで、前記の手順を繰り返すものである
。 このような手順によりＤＡＣ５の出力電圧値（中間アナ
ログ出力）６が基準電源１４の出力電圧値とほぼ同一と
なった時の中間デジタル人力４のデジタルデータをｘｌ
とすると、ＤＡＣ５のオフセット誤差補正値ＤＩは、下
記＋１１式で求められ、この値Ｄ１をメモリ３内のＤＩ
格納領域へ記憶する。 Ｄ Ｉ −Ｘ １−Ｒ１・・・・・・・・・・・・・・
−・−・・・・・・・・・−・・＋１まただし前述によ
うに、Ｒ１はＤＡＣ５の変換仕様から定まる、オフセッ
ト調整用基準電源１４の出力電圧と等価な中間デジタル
人力４としてのデジタルデータであり、換言すればＤＡ
Ｃ５にオフセット誤差が無いものと考えた時における、
ＤＡＣ５が基準電源１４の出力電圧と等しい電圧（中間
アナログ出力６）を出力するための、ＤＡＣ５への入力
デジタルデータである。 以後、ＤＡＣ５へ送る被変換データに、この補正値ＤＩ
を加えたものを、新たな被変換データ（中間デジタル人
力４）とすることにより、ＤＡＣ５のオフセット誤差を
打ち消すことができる。すなわち、デジタル入力端子１
に与えられた原波変換データとしてのデジタル人力Ｘに
対応して、ＤＡＣ５に与えられるべき中間デジタル人力
４としての補正後のデジタルデータＸＡは、下記（２）
式で表される。 ＸＡ■Ｘ＋ＤＩ ・〜・・・・−・−・・〜・・・
・・・・・−・・・・・−（２）３）ＤＡＣ５のゲイン
調整を行う、即ち、ＭＰＸ１２のスイッチを接点■に切
り換え、手順２）のオフセット調整と同様の方法により
、ゲイン調整用基準電源１３の出力電圧値に相当する手
順２）の補正後のデジタルデータＲ２を中間デジタル人
力４としてＤＡＣ５に与えたのち、ＤＡＣ５が基準電源
１３の電圧と等しい値を出力するための、中間デジタル
人力４としての、ＤＡＣ５への入力デジタルデータを求
める。この値をＸ２とすると、ＤＡＣ５のゲイン誤差補
正値Ｄ２は、下記（３）式により求められ、この補正値
Ｄ２をメモリ３内のＤ２格納領域に記憶する。 Ｄ２−Ｘ２／＋１２ ・・−・・・・・−・・・・・
−・・−・・−・・−・−（３）ただし前述のように、
Ｒ２はＤＡＣ５の変換仕様から定まろ、ゲイン調整用基
準電源１３の出力電圧と等価な、手順２）の補正後の中
間デジタル人力４としてのデジタルデータであり、換言
すればＤＡＣ５にオフセット誤差があうでゲイン誤差が
無いものと考えたときにおける、ＤＡＣ５が基準電源１
３と等しい電圧（中間アナログ出力６）を出力するため
のＤＡＣ５への入力デジタルデータである。以後、ＤＡ
Ｃ５へ送る被変換データにこの補正値Ｄ２を乗じること
により、ＤＡＣ５のゲイン誤差を打ち消すことができる
。すなわち、デジタル人力Ｘに対応して、オフセット補
正、ゲイン補正の両者を考慮した結果としてＤＡＣ５に
与えられるべき中間デジタル人力４としての補正後のデ
ジタルデータＸＢは下記（４）式で与えられる。 ＸＢ綱Ｄ２・ＸＡ −Ｄ２ （Ｘ＋Ｄｌ）・・・−・・・−・・−・・・−
・・・・−・・・・・・（４）４）Ｓ／Ｈ回路７のオフ
セット調整を行う、即ち、中間デジタル人力４としてデ
ジタルデータＲ３を与えたのち、Ｓ／Ｈ回路７をサンプ
ルモードからホールドモードとし、Ｄ／Ａ変換値を保持
・出力する０次にＭＰＸ！２のスイッチを接点■に切換
え、２）の手順で補正値を求めたのと同様な方法で、Ｄ
ＡＣ５の出力電圧（中間アナログ出力６）が保持された
Ｓ／Ｈ回路７の出力電圧（ホールドアナログ出力８Ｈ）
とほぼ等しくなるときのＤＡＣ５への入力デジタルデー
タ（中間デジタル人力４）を求める。この値をＸ３とす
ると、Ｓ／Ｈ回路７のオフセット誤差補正値Ｄ３は、下
式（５）で与えられ、この補正値Ｄ３をメモリ３内のＤ
３格納領域へ記憶する。 Ｄ３−Ｘ３−Ｒ３−・−・・・−・・−・・・・・・・
・−・・・・−・・・−・・・（５）ただしＲ３はＤＡ
Ｃ５の変換仕様から定まる、ホールドアナログ出力８Ｈ
と等価な入力デジタルデータであり、この値は任意に定
めることもできるが、この場合２）の手順で用いたデジ
タルデータＲ１を用いていれば便利である。 これにより以後、デジタル人力Ｘに対応して、Ｓ／Ｈ回
路７のオフセット誤差を打ち消すために手順３）でＤＡ
Ｃ：５の誤差補正したときにＤＡＣ５に与えるべき補正
データＸＢより、前記の補正値Ｄ３を引いた値を、最終
的にＤＡＣ５に与えるべき中間デジタル人力４としての
補正後のデジタルデータＸＣとする。すなわち ＸＣ−ＸＢ−Ｄ３ −Ｄ２ （Ｘ＋ＤＩ）−Ｄ３・・−・・・・・・・・・
・・・・（６）以上により初期のオフセット誤差及びゲ
イン誤差の補正が完了する。 また第１図（Ｂ）の多チヤンネル出力の場合についても
、同図（＾）中ＭＰＸ９を省略した場合について述べた
と同様な方法で各Ｓ／Ｈ回路７（７０〜７２）をホール
ドモードに保ち、Ｍ ｐ Ｘ １２Ａのスイッチを順次
切替えつつ初期補正を行うことができる。 〔２〕初期のオフセット誤差及びゲイン誤差の補正完了
後の通常のＤ／Ａ変換動作 ５）Ｄ／Ａ変換動作を行う、即ち、デジタル入力端子ｌ
からの被変換入力データ（デジタル人力Ｘ）に対し、Ｍ
Ｐυ２を介し、（６）式の補正を施したデジタルデータ
ＸＣ（中間デジタル入力４）としてＤＡＣ５へ送る。こ
の時第１図（＾）のような１チヤンネル出力の場合、Ｓ
／Ｈ回路フを補正動作中のみホールドモードとし、通常
はサンプルモードとする。 また第１図（Ｂ）の多チヤンネル出力の場合、デジタル
人力Ｘに、各チャンネル０〜２毎に定まる（６）式の補
正（ただし、（６１式においてチャンネル毎に異なる値
は、Ｓ／Ｈ回路７のオフセット誤差の補正値Ｄ３のみで
ある。）を施したデジタルデータをＤＡＣ５に与え、そ
のつど、そのチャンネルに対応するＳ／Ｈ回路７をホー
ルドモードとする。 （３）Ｄ／Ａ変換装置の運転中に生じたオフセット誤差
、ゲイン誤差の補正動作 ６）ＤＡＣ５のオフセット誤差の補正を行う。 即ち、運転中に外部へ外部出力値とは関係のない値を誤
出力しないように、Ｓ／Ｈ回路７をホールドモードにし
ておき、前記手順２）と同じ方法によって補正を行なう
。 ？）ＤＡＣ５のゲイン誤差補正を行う、Ｈちこの補正も
Ｓ／Ｈ回路７のホールド時に、前記手順３）と同じ方法
によって行なう。 ８）Ｓ／Ｈ回路７のオフセット誤差補正を行う。 即ち、 Ｓ／Ｈ１ｕｌ路７の補正値を求める動作は、現在この装
置が外部装置に出力している値を用いて行なうため、こ
の値をＳ／Ｈ回路７でサンプリングして保持し、前記手
順４）と同じ方法により補正値を求める。以後前記手順
６）〜８）動作を通常のＤ／Ａ変換中に周期的に繰り返
すことにより、温度変化等によるオフセット及びゲイン
のずれを補正して行くことができる。
な説明する。同図（＾）、（Ｂ）はそれぞれ本発明の異
なる実施例の要部構成を示すブロック回路図で、（Ａ）
は１チヤンネル出力、（Ｂ）は多チャンネル（この場合
は３チヤンネル）出力の場合を示す。 これらの図にいて同一の符号は同一または相当部分を示
す。 第１図（Ａ）において、１はアナログ変換されるべきデ
ジタルデータ（便宜上デジタル人力Ｘという）を入力す
るデジタル入力端子、２は各部の制御Ｍ及び補正値等の
演算を司どるマイクロプロセッサ（ＭＰＵとも略す）、
３はＤ／Ａ変換器（ＤＡＣ）５とサンプル・ホールド回
路（Ｓ／８回路）７の誤差（補正値）を格納するメモリ
である。ＤＡＣ５はＭＰＵ２から与えられるデジタルデ
ータ（便宜上中間デジタル入力という）４をアナログ電
圧（便宜上中間アナログ出力という）６に変換する。 Ｓ／Ｈ回路７はＤＡＣ５からあたえられる中間アナログ
出力６をサンプリングしつつ、ＭＰＵ２から与えられる
Ｓ／）（ｌｌｌ？Ｉ信号１６に基づいて、そのままアナ
ログ出力８として出力したり（この動作をサンプルモー
ドという）、所定時点の被サンプリング電圧を保持記憶
（ホールド）し、この保持電圧をホールドアナログ出力
８Ｈとして出力する（この動作をホールドモードという
）、９はマルチプレクサ（ＭＰＸとも略す）で、ＭＰＵ
２から与えられるＭＰＸＭｒＢ信号１５に基づいて、ア
ナログ出力端子１８に、ＯＶ（接点■側）、あるいはＳ
／Ｈ回路７の出力信号（アナログ出力８又はホールドア
ナログ出力８Ｈ）（接点■側）のいずれかを切換え出力
する。なおこのＭＰＸ９は後述の初期調整時、アナログ
出力端子１Ｂの出力電圧を正確にＯｖに維持したい場合
に用いられるものであり、必須のものではない、 １０
はコンパレータ（ＣＰとも略す）で、ＤＡＣ５の出力電
圧値（中間アナログ出力６）と、マルチプレクサ（ＭＰ
Ｘ）１２の出力信号（ＭＰＸ出力信号という）１９との
大小関係を比較し、その比較結果としての比較出力信号
１１をＭＰＵ２に与える。ＭＰＸ１２はＭＰＵ２から与
えられるＭＰＸ１１１１１信号１７に基づいて、Ｓ／Ｈ
回路７が出力するホールドアナログ出力８Ｈ（接点■）
。 ゲイン調整用基準電源１３（接点■、なおこの電圧には
例えばＩＯＶが用いられる。）、オフセット調整用基準
電源１４（接点■、なおこの電圧には例えばＯＶが用い
られ、特別な電源１４を用いる代わりに、グランド電位
（Ｏｖ）を用いることもできる。）を１つづつ切換え、
前記ＭＰＸ出力信号１９として出力する。 また第１図（Ｂ） １．：おイテ、７ （Ｔｏ 〜７３
）は、同図（Ａ）の７と同様なＳ／８回路でそれぞれチ
ャンネル０〜２の各アナログ出力端子１Ｂ（１８０−１
８２）の別に設けられ、ＭＰＵ２からのＳ／Ｈ１ｌ１１
１信号１６Ａに基づき、サンプリングしたＤＡＣ５の出
力電圧をそれぞれ異なった時点に保持して対応する出力
端子１８０〜１８２に出力する。 １２Ａは新たなマル
チプレクサ（ＭＰＸ）で、ＭＰＵ２からのＭｐｘ’ｆｌ
１ｍ信号１７Ｍに基づき、ＣＰＩＯの一方の入力端子を
、Ｓ／Ｈ回路７０〜７２及び調整用基準電源１３．１４
の各出力電圧の別に、各対応する接点［相］〜［相］及
び■、■を介して切換える。 次に第１図（＾）の動作手順を説明する。 〔１〕初期のオフセット調整及びゲイン調整ｌ）初ＸＪ
ｔｌｌ整中、外部出力（アナログ出力端子１８からの出
力信号）をＯｖとする。即ち、初期のオフセット調整及
びゲイン調整を行う間、この例では外部へ悪影響を与え
ないようにＯＶを出力する。 このためにＭＰＸ９のスイッチを接点■へ切換える。 ただし前述のように、初期調整中、外部出力を厳密にＯ
ｖに維持する必要がない場合には、ＭＰＸ９を省略して
、Ｓ／Ｈ回路７の出力を直接アナログ出力端子１８に与
えるようにしたのち、例えば中間デジタル人力４にＯｖ
に相当するデジタルデータを与え、アナログ出力８をほ
ぼｏｖとした状態で、Ｓ／Ｈ回路７をホールドモードと
しく従って、このときほぼＱＶのアナログ出力８は、同
じくほぼＯｖのホールドアナログ出力８Ｈに代わる。）
、以下の手順に入ってもよい。 ２）ＤＡＣ５のオフセット調整を行う、即ち、ＭＰＸ１
２のスイッチを接点■に切換え、ＤＡＣ５の出力電圧値
（中間アナログ出力）６とオフセットｌｊｌ整用基準電
１１１４の出力電圧値とが等しくなるようなりＡＣ５へ
の中間デジタル人力４（後述のデジタルデータＸ１．）
を求める。 この求め方の一例を述べると、ＭＰＵ２はまずＤＡＣ５
へ、中間デジタル人力４として誤差補正用データ、例え
ば基準電源１４の電圧値に相当するデジタルデータＲ１
を送り、ＤＡＣ５の出力値（中間アナログ出力６）と、
ＭＰＸ１２がらの比較電圧値（ＭＰＸ出力信号１９、こ
の場合基準電源１４の電圧）との大小関係をＣＰＩＯに
比較させ、その結果をＣＰＩＯから比較出力信号１１と
して受取る。 この比較により中間アナログ出力６が太き（小さ）けれ
ば、ＭＰＵ２はＤＡＣ５へ、より小さい（大きい）値の
誤差補正用データ（中間デジタル人力４）を送り、この
関係が反転するまで、前記の手順を繰り返すものである
。 このような手順によりＤＡＣ５の出力電圧値（中間アナ
ログ出力）６が基準電源１４の出力電圧値とほぼ同一と
なった時の中間デジタル人力４のデジタルデータをｘｌ
とすると、ＤＡＣ５のオフセット誤差補正値ＤＩは、下
記＋１１式で求められ、この値Ｄ１をメモリ３内のＤＩ
格納領域へ記憶する。 Ｄ Ｉ −Ｘ １−Ｒ１・・・・・・・・・・・・・・
−・−・・・・・・・・・−・・＋１まただし前述によ
うに、Ｒ１はＤＡＣ５の変換仕様から定まる、オフセッ
ト調整用基準電源１４の出力電圧と等価な中間デジタル
人力４としてのデジタルデータであり、換言すればＤＡ
Ｃ５にオフセット誤差が無いものと考えた時における、
ＤＡＣ５が基準電源１４の出力電圧と等しい電圧（中間
アナログ出力６）を出力するための、ＤＡＣ５への入力
デジタルデータである。 以後、ＤＡＣ５へ送る被変換データに、この補正値ＤＩ
を加えたものを、新たな被変換データ（中間デジタル人
力４）とすることにより、ＤＡＣ５のオフセット誤差を
打ち消すことができる。すなわち、デジタル入力端子１
に与えられた原波変換データとしてのデジタル人力Ｘに
対応して、ＤＡＣ５に与えられるべき中間デジタル人力
４としての補正後のデジタルデータＸＡは、下記（２）
式で表される。 ＸＡ■Ｘ＋ＤＩ ・〜・・・・−・−・・〜・・・
・・・・・−・・・・・−（２）３）ＤＡＣ５のゲイン
調整を行う、即ち、ＭＰＸ１２のスイッチを接点■に切
り換え、手順２）のオフセット調整と同様の方法により
、ゲイン調整用基準電源１３の出力電圧値に相当する手
順２）の補正後のデジタルデータＲ２を中間デジタル人
力４としてＤＡＣ５に与えたのち、ＤＡＣ５が基準電源
１３の電圧と等しい値を出力するための、中間デジタル
人力４としての、ＤＡＣ５への入力デジタルデータを求
める。この値をＸ２とすると、ＤＡＣ５のゲイン誤差補
正値Ｄ２は、下記（３）式により求められ、この補正値
Ｄ２をメモリ３内のＤ２格納領域に記憶する。 Ｄ２−Ｘ２／＋１２ ・・−・・・・・−・・・・・
−・・−・・−・・−・−（３）ただし前述のように、
Ｒ２はＤＡＣ５の変換仕様から定まろ、ゲイン調整用基
準電源１３の出力電圧と等価な、手順２）の補正後の中
間デジタル人力４としてのデジタルデータであり、換言
すればＤＡＣ５にオフセット誤差があうでゲイン誤差が
無いものと考えたときにおける、ＤＡＣ５が基準電源１
３と等しい電圧（中間アナログ出力６）を出力するため
のＤＡＣ５への入力デジタルデータである。以後、ＤＡ
Ｃ５へ送る被変換データにこの補正値Ｄ２を乗じること
により、ＤＡＣ５のゲイン誤差を打ち消すことができる
。すなわち、デジタル人力Ｘに対応して、オフセット補
正、ゲイン補正の両者を考慮した結果としてＤＡＣ５に
与えられるべき中間デジタル人力４としての補正後のデ
ジタルデータＸＢは下記（４）式で与えられる。 ＸＢ綱Ｄ２・ＸＡ −Ｄ２ （Ｘ＋Ｄｌ）・・・−・・・−・・−・・・−
・・・・−・・・・・・（４）４）Ｓ／Ｈ回路７のオフ
セット調整を行う、即ち、中間デジタル人力４としてデ
ジタルデータＲ３を与えたのち、Ｓ／Ｈ回路７をサンプ
ルモードからホールドモードとし、Ｄ／Ａ変換値を保持
・出力する０次にＭＰＸ！２のスイッチを接点■に切換
え、２）の手順で補正値を求めたのと同様な方法で、Ｄ
ＡＣ５の出力電圧（中間アナログ出力６）が保持された
Ｓ／Ｈ回路７の出力電圧（ホールドアナログ出力８Ｈ）
とほぼ等しくなるときのＤＡＣ５への入力デジタルデー
タ（中間デジタル人力４）を求める。この値をＸ３とす
ると、Ｓ／Ｈ回路７のオフセット誤差補正値Ｄ３は、下
式（５）で与えられ、この補正値Ｄ３をメモリ３内のＤ
３格納領域へ記憶する。 Ｄ３−Ｘ３−Ｒ３−・−・・・−・・−・・・・・・・
・−・・・・−・・・−・・・（５）ただしＲ３はＤＡ
Ｃ５の変換仕様から定まる、ホールドアナログ出力８Ｈ
と等価な入力デジタルデータであり、この値は任意に定
めることもできるが、この場合２）の手順で用いたデジ
タルデータＲ１を用いていれば便利である。 これにより以後、デジタル人力Ｘに対応して、Ｓ／Ｈ回
路７のオフセット誤差を打ち消すために手順３）でＤＡ
Ｃ：５の誤差補正したときにＤＡＣ５に与えるべき補正
データＸＢより、前記の補正値Ｄ３を引いた値を、最終
的にＤＡＣ５に与えるべき中間デジタル人力４としての
補正後のデジタルデータＸＣとする。すなわち ＸＣ−ＸＢ−Ｄ３ −Ｄ２ （Ｘ＋ＤＩ）−Ｄ３・・−・・・・・・・・・
・・・・（６）以上により初期のオフセット誤差及びゲ
イン誤差の補正が完了する。 また第１図（Ｂ）の多チヤンネル出力の場合についても
、同図（＾）中ＭＰＸ９を省略した場合について述べた
と同様な方法で各Ｓ／Ｈ回路７（７０〜７２）をホール
ドモードに保ち、Ｍ ｐ Ｘ １２Ａのスイッチを順次
切替えつつ初期補正を行うことができる。 〔２〕初期のオフセット誤差及びゲイン誤差の補正完了
後の通常のＤ／Ａ変換動作 ５）Ｄ／Ａ変換動作を行う、即ち、デジタル入力端子ｌ
からの被変換入力データ（デジタル人力Ｘ）に対し、Ｍ
Ｐυ２を介し、（６）式の補正を施したデジタルデータ
ＸＣ（中間デジタル入力４）としてＤＡＣ５へ送る。こ
の時第１図（＾）のような１チヤンネル出力の場合、Ｓ
／Ｈ回路フを補正動作中のみホールドモードとし、通常
はサンプルモードとする。 また第１図（Ｂ）の多チヤンネル出力の場合、デジタル
人力Ｘに、各チャンネル０〜２毎に定まる（６）式の補
正（ただし、（６１式においてチャンネル毎に異なる値
は、Ｓ／Ｈ回路７のオフセット誤差の補正値Ｄ３のみで
ある。）を施したデジタルデータをＤＡＣ５に与え、そ
のつど、そのチャンネルに対応するＳ／Ｈ回路７をホー
ルドモードとする。 （３）Ｄ／Ａ変換装置の運転中に生じたオフセット誤差
、ゲイン誤差の補正動作 ６）ＤＡＣ５のオフセット誤差の補正を行う。 即ち、運転中に外部へ外部出力値とは関係のない値を誤
出力しないように、Ｓ／Ｈ回路７をホールドモードにし
ておき、前記手順２）と同じ方法によって補正を行なう
。 ？）ＤＡＣ５のゲイン誤差補正を行う、Ｈちこの補正も
Ｓ／Ｈ回路７のホールド時に、前記手順３）と同じ方法
によって行なう。 ８）Ｓ／Ｈ回路７のオフセット誤差補正を行う。 即ち、 Ｓ／Ｈ１ｕｌ路７の補正値を求める動作は、現在この装
置が外部装置に出力している値を用いて行なうため、こ
の値をＳ／Ｈ回路７でサンプリングして保持し、前記手
順４）と同じ方法により補正値を求める。以後前記手順
６）〜８）動作を通常のＤ／Ａ変換中に周期的に繰り返
すことにより、温度変化等によるオフセット及びゲイン
のずれを補正して行くことができる。
以上の説明から明らかなように本発明によれば、Ｄ／Ａ
変換器の出力部にＳ／Ｈ回路を設け、Ｄ／Ａ変換の動作
初期又は動作中、その出力を一次的に固定して外部装置
に与えつつ、その固定期間内にＤ／Ａ変換器のオフセッ
ト補正及びゲイン補正並びにＳ／Ｈ回路のオフセット補
正を行うこととしたため、以下のような効果が期待でき
る。 ＋１１ Ｄ／Ａ変換装置の初期時のオフセット誤差及
びゲイン誤差の補正を自動的に行なうことができる。 ＋２１０／Ａ変換装置の通常の運転中における、オフセ
ット誤差及びゲイン誤差（温度変化、素子の劣化等によ
るも）の補正を外部出力に悪影響を与えることな（自動
的に補正することができる。 （３） 多チャンネルのＤ／Ａ変換装置では、Ｓ／Ｈ
回路を通常用いるので、新たにＳ／Ｈ回路を追加するこ
となく、マルチプレクサ及びコンパレータ等の少ない部
品の追加のみで、この発明を実施できるので、より経済
的かつ信軌性の高いＤ／Ａ変換装置が実現できる。 （４） 補正時Ｄ／Ａ変換した出力値をフィードバッ
クしているので、外部への出力値を補正しきれない時な
どには、Ｄ／Ａ変換装置の異常として扱うなど、自己診
断が可能となる。
変換器の出力部にＳ／Ｈ回路を設け、Ｄ／Ａ変換の動作
初期又は動作中、その出力を一次的に固定して外部装置
に与えつつ、その固定期間内にＤ／Ａ変換器のオフセッ
ト補正及びゲイン補正並びにＳ／Ｈ回路のオフセット補
正を行うこととしたため、以下のような効果が期待でき
る。 ＋１１ Ｄ／Ａ変換装置の初期時のオフセット誤差及
びゲイン誤差の補正を自動的に行なうことができる。 ＋２１０／Ａ変換装置の通常の運転中における、オフセ
ット誤差及びゲイン誤差（温度変化、素子の劣化等によ
るも）の補正を外部出力に悪影響を与えることな（自動
的に補正することができる。 （３） 多チャンネルのＤ／Ａ変換装置では、Ｓ／Ｈ
回路を通常用いるので、新たにＳ／Ｈ回路を追加するこ
となく、マルチプレクサ及びコンパレータ等の少ない部
品の追加のみで、この発明を実施できるので、より経済
的かつ信軌性の高いＤ／Ａ変換装置が実現できる。 （４） 補正時Ｄ／Ａ変換した出力値をフィードバッ
クしているので、外部への出力値を補正しきれない時な
どには、Ｄ／Ａ変換装置の異常として扱うなど、自己診
断が可能となる。
第１図（Ａ） 、 （Ｂ）は本発明装置のそれぞれ異な
る実施例としての要部構成を示すブロック回路図で、同
図（＾）は１チヤンネル出力の場合を、同図（Ｂ）は多
チヤンネル出力の場合を示す。 ｌ：デジタル入力端子、 ２：マルチプロセッサ（ＭＰＵ） 、３ ＋メモリ、５
： Ｄ／Ａ変漬器（ＤＡＣ）、 ７（７０〜７２）：サンプル・ホールド回路（Ｓ／Ｈ回
路）、１２）１２Ａ ： ？ ／Ｌ、チブレクサ（ＭＰ
Ｘ）、１０：コンパレータ（ＣＰ）、 １３ニゲイン調整用基準電源、 １４：オフセット調整用基準電源、 １８（１８０〜１８２） ：アナログ出力端子。 第１図（Ｂ）
る実施例としての要部構成を示すブロック回路図で、同
図（＾）は１チヤンネル出力の場合を、同図（Ｂ）は多
チヤンネル出力の場合を示す。 ｌ：デジタル入力端子、 ２：マルチプロセッサ（ＭＰＵ） 、３ ＋メモリ、５
： Ｄ／Ａ変漬器（ＤＡＣ）、 ７（７０〜７２）：サンプル・ホールド回路（Ｓ／Ｈ回
路）、１２）１２Ａ ： ？ ／Ｌ、チブレクサ（ＭＰ
Ｘ）、１０：コンパレータ（ＣＰ）、 １３ニゲイン調整用基準電源、 １４：オフセット調整用基準電源、 １８（１８０〜１８２） ：アナログ出力端子。 第１図（Ｂ）
Claims (1)
- 【特許請求の範囲】 １）Ｄ／Ａ変換器と、該変換器の出力側にそれぞれ縦続
して設けられた１又は複数のサンプル・ホールド回路と
、前記サンプル・ホールド回路をホールドモードとした
状態で、前記Ｄ／Ａ変換器のオフセット誤差及びゲイン
誤差、並びに前記サンプル・ホールド回路のオフセット
誤差を演算し記憶する誤差演算記憶手段と、アナログ変
換されるべき原デジタルデータに、前記の記憶された各
誤差を打消す補正を加えたデジタルデータを前記Ｄ／Ａ
変換器に与える誤差補正手段と、を備えたことを特徴と
するＤ／Ａ変換装置。 ２）特許請求の範囲第１項に記載の装置において、前記
誤差演算記憶手段は、前記Ｄ／Ａ変換器のオフセット誤
差を求めるための第１の基準電圧発生手段同じくゲイン
誤差を求めるための第２の基準電圧発生手段、第１及び
第２の基準電圧発生手段、並びにホールドモードにある
前記サンプル・ホールド回路の各出力電圧を１つづつ選
択する選択手段、該選択手段によって選択された出力電
圧と前記Ｄ／Ａ変換器の出力電圧とを比較しつつ、この
両電圧が等しくなるときに前記Ｄ／Ａ変換器に与えられ
るデジタルデータを前記の選択毎に求める手段、前記の
選択毎の該デジタルデータを用いて、それぞれ前記Ｄ／
Ａ変換器のオフセット誤差及びゲイン誤差、並びに前記
サンプル・ホールド回路のオフセット誤差を演算する手
段、この演算された各誤差を記憶する手段、の各手段を
備えたものであることを特徴とするＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20091785A JPS6261426A (ja) | 1985-09-11 | 1985-09-11 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20091785A JPS6261426A (ja) | 1985-09-11 | 1985-09-11 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6261426A true JPS6261426A (ja) | 1987-03-18 |
Family
ID=16432421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20091785A Pending JPS6261426A (ja) | 1985-09-11 | 1985-09-11 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6261426A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276824A (ja) * | 1988-04-27 | 1989-11-07 | Oki Electric Ind Co Ltd | 出力信号ゼロ／スパン調整方式 |
| JPH0319428A (ja) * | 1989-06-15 | 1991-01-28 | Tlv Co Ltd | Ｄ／ａ変換器の校正方法 |
| JPH04132314A (ja) * | 1990-09-21 | 1992-05-06 | Nec Ic Microcomput Syst Ltd | Ｄ／ａ変換器 |
| JPH04245717A (ja) * | 1990-08-22 | 1992-09-02 | Crystal Semiconductor Corp | Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム |
| WO2009021533A1 (de) * | 2007-08-13 | 2009-02-19 | Siemens Aktiengesellschaft | Digital-analog-wandler |
| JP2010045553A (ja) * | 2008-08-12 | 2010-02-25 | Yokogawa Electric Corp | デジタル・アナログ変換モジュール |
| JP2011125005A (ja) * | 2009-12-08 | 2011-06-23 | Advantest Corp | 信号発生装置および試験装置 |
| JP2011130434A (ja) * | 2009-12-18 | 2011-06-30 | Advantest Corp | 信号発生装置および試験装置 |
| JP2015524157A (ja) * | 2012-05-04 | 2015-08-20 | コーニンクレッカ フィリップス エヌ ヴェ | 駆動回路におけるオフセット補償 |
-
1985
- 1985-09-11 JP JP20091785A patent/JPS6261426A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH04245717A (ja) * | 1990-08-22 | 1992-09-02 | Crystal Semiconductor Corp | Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム |
| JPH04132314A (ja) * | 1990-09-21 | 1992-05-06 | Nec Ic Microcomput Syst Ltd | Ｄ／ａ変換器 |
| WO2009021533A1 (de) * | 2007-08-13 | 2009-02-19 | Siemens Aktiengesellschaft | Digital-analog-wandler |
| JP2010045553A (ja) * | 2008-08-12 | 2010-02-25 | Yokogawa Electric Corp | デジタル・アナログ変換モジュール |
| JP2011125005A (ja) * | 2009-12-08 | 2011-06-23 | Advantest Corp | 信号発生装置および試験装置 |
| JP2011130434A (ja) * | 2009-12-18 | 2011-06-30 | Advantest Corp | 信号発生装置および試験装置 |
| JP2015524157A (ja) * | 2012-05-04 | 2015-08-20 | コーニンクレッカ フィリップス エヌ ヴェ | 駆動回路におけるオフセット補償 |
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